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FPGA牛人給FPGA初學(xué)者入門(mén)留下的幾點(diǎn)心得體會(huì )
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我起初的FPGA學(xué)習歷程，走了不少彎路，現在看來(lái)，如果采用自學(xué)的方式，這些彎路也是多數人會(huì )遇到的：
1.買(mǎi)一本書(shū)，花大量的時(shí)間學(xué)習語(yǔ)法；
2.到網(wǎng)上到處搜一些資料，類(lèi)似大全、玩轉之類(lèi)的，找一些速成之法；
3.買(mǎi)一個(gè)開(kāi)發(fā)板，看代碼、下載例程看現象
作為一個(gè)剛接觸FPGA的初學(xué)者，這似乎是必經(jīng)之路，我就以這樣的方式學(xué)了大約半年的時(shí)間。當然 ，這樣的學(xué)習方法并不是說(shuō)學(xué)不好，而是很難學(xué)好，或者要想學(xué)好需花費太長(cháng)的時(shí)間。
以看書(shū)學(xué)習為例，可以說(shuō)書(shū)是根源，學(xué)習任何知識都離不開(kāi)書(shū)，書(shū)作為一個(gè)知識體系，必然要求要全面、系統，但它的缺點(diǎn)也在于全面、系統。
我在學(xué)Verilog時(shí)，就是拿一本書(shū)，仔仔細細的看，花費了不少時(shí)間，我們都知道，Verilog的很多語(yǔ)法是不能綜合的，不能綜合的語(yǔ)法并沒(méi)有實(shí)際的電路與之對應，當然在具體的邏輯設計時(shí)是不能用的，但書(shū)上并不會(huì )很明確的指出。
再舉一個(gè)例子，也是很多人都犯過(guò)的一個(gè)錯誤：以普通信號作為always的敏感信號列表。我們這樣寫(xiě)的時(shí)候，根本不會(huì )意識到這是錯誤的，因為書(shū)上就是這么教的。其實(shí)可以這么理解，對于Verilog語(yǔ)法，書(shū)上是一個(gè)全集，很多用法作為知識點(diǎn)是對的，但在實(shí)際的應用中就是錯誤的。因此，太依賴(lài)書(shū)學(xué)習，會(huì )學(xué)的全而不好，也浪費時(shí)間。
我是自學(xué)了大約半年的時(shí)間后接觸的明德?lián)P課程，起初也想報班的，但動(dòng)輒上萬(wàn)的培訓費用，學(xué)生黨承受不起。學(xué)完了明德?lián)P課程，可以不夸張的說(shuō)，有一種相見(jiàn)恨晚的感覺(jué)。明德?lián)P課程中有句話(huà)說(shuō)的很好：點(diǎn)透學(xué)習誤區，撥出設計精髓。這也是我對明德?lián)P課程的評價(jià)，首先學(xué)習了明德?lián)P課程，我才意識到之前的學(xué)習方法有很大、很多的誤區，走了不少彎路，比如一個(gè)自學(xué)者很可能把語(yǔ)法作為很大的一部分花大量實(shí)踐去學(xué)習，但學(xué)了明德?lián)P課程就會(huì )知道語(yǔ)法重要但并非重心，甚至完全沒(méi)學(xué)過(guò)語(yǔ)法，也能通過(guò)明德?lián)P課程學(xué)會(huì )如何進(jìn)行FPGA設計。個(gè)人感覺(jué)如果按照之前的學(xué)習方法，學(xué)上兩年可能只頂的上學(xué)習課程的兩個(gè)月。明德?lián)P的課程不僅僅是一個(gè)課程，也是一個(gè)經(jīng)驗積累，課程的本身已經(jīng)為初學(xué)者排除了諸多誤區，同時(shí)明德?lián)P課程也注重實(shí)踐，強調自我動(dòng)手設計，只要按照他的課程一步步走，就能很快的學(xué)到真正的設計。
1.買(mǎi)一本書(shū)，花大量的時(shí)間學(xué)習語(yǔ)法；
2.到網(wǎng)上到處搜一些資料，類(lèi)似大全、玩轉之類(lèi)的，找一些速成之法；
3.買(mǎi)一個(gè)開(kāi)發(fā)板，看代碼、下載例程看現象
作為一個(gè)剛接觸FPGA的初學(xué)者，這似乎是必經(jīng)之路，我就以這樣的方式學(xué)了大約半年的時(shí)間。當然 ，這樣的學(xué)習方法并不是說(shuō)學(xué)不好，而是很難學(xué)好，或者要想學(xué)好需花費太長(cháng)的時(shí)間。
以看書(shū)學(xué)習為例，可以說(shuō)書(shū)是根源，學(xué)習任何知識都離不開(kāi)書(shū)，書(shū)作為一個(gè)知識體系，必然要求要全面、系統，但它的缺點(diǎn)也在于全面、系統。
我在學(xué)Verilog時(shí)，就是拿一本書(shū)，仔仔細細的看，花費了不少時(shí)間，我們都知道，Verilog的很多語(yǔ)法是不能綜合的，不能綜合的語(yǔ)法并沒(méi)有實(shí)際的電路與之對應，當然在具體的邏輯設計時(shí)是不能用的，但書(shū)上并不會(huì )很明確的指出。
再舉一個(gè)例子，也是很多人都犯過(guò)的一個(gè)錯誤：以普通信號作為always的敏感信號列表。我們這樣寫(xiě)的時(shí)候，根本不會(huì )意識到這是錯誤的，因為書(shū)上就是這么教的。其實(shí)可以這么理解，對于Verilog語(yǔ)法，書(shū)上是一個(gè)全集，很多用法作為知識點(diǎn)是對的，但在實(shí)際的應用中就是錯誤的。因此，太依賴(lài)書(shū)學(xué)習，會(huì )學(xué)的全而不好，也浪費時(shí)間。
我是自學(xué)了大約半年的時(shí)間后接觸的明德?lián)P課程，起初也想報班的，但動(dòng)輒上萬(wàn)的培訓費用，學(xué)生黨承受不起。學(xué)完了明德?lián)P課程，可以不夸張的說(shuō)，有一種相見(jiàn)恨晚的感覺(jué)。明德?lián)P課程中有句話(huà)說(shuō)的很好：點(diǎn)透學(xué)習誤區，撥出設計精髓。這也是我對明德?lián)P課程的評價(jià)，首先學(xué)習了明德?lián)P課程，我才意識到之前的學(xué)習方法有很大、很多的誤區，走了不少彎路，比如一個(gè)自學(xué)者很可能把語(yǔ)法作為很大的一部分花大量實(shí)踐去學(xué)習，但學(xué)了明德?lián)P課程就會(huì )知道語(yǔ)法重要但并非重心，甚至完全沒(méi)學(xué)過(guò)語(yǔ)法，也能通過(guò)明德?lián)P課程學(xué)會(huì )如何進(jìn)行FPGA設計。個(gè)人感覺(jué)如果按照之前的學(xué)習方法，學(xué)上兩年可能只頂的上學(xué)習課程的兩個(gè)月。明德?lián)P的課程不僅僅是一個(gè)課程，也是一個(gè)經(jīng)驗積累，課程的本身已經(jīng)為初學(xué)者排除了諸多誤區，同時(shí)明德?lián)P課程也注重實(shí)踐，強調自我動(dòng)手設計，只要按照他的課程一步步走，就能很快的學(xué)到真正的設計。
