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初入Verilog HDL /CPLD之管腳定義

已有 4493 次閱讀2013-9-16 00:08 | CPLD, 管腳定義, 設置狀態(tài)


剛剛買(mǎi)了塊FPGA/CPLD的板子,在家沒(méi)事的時(shí)候拿出來(lái)玩玩,大學(xué)的時(shí)候弄過(guò)點(diǎn)點(diǎn)VHDL,有點(diǎn)C語(yǔ)言的底子,看起來(lái)不是很難,弄的時(shí)候卻大傷腦筋了。

開(kāi)始當然是從LED流水燈開(kāi)始了,自己敲了遍程序,新建工程,編譯太多的警告,Pin Planer下隨便定義了一下引腳,下載程序后發(fā)現板子上除了LED燈,數碼管也亮了,菜鳥(niǎo)真傷不起,百X了一下, 管腳分配的幾種方法.

FPGA管腳分配文件保存方法

  使用別人的工程時(shí),有時(shí)找不到他的管腳文件,但可以把他已經(jīng)綁定好的管腳保存下來(lái),輸出到文件里。

方法一:

  查看引腳綁定情況,quartus -> assignment -> Pins,打開(kāi)FPGA引腳界面,在這個(gè)界面的菜單中可以保存引腳文件為csv格式(表格形式)和tcl格式。

步驟:File -> Export… -> 選擇保存名字和保存格式。

方法二:

  直接輸出管腳配置,assignmengt -> Export assignmengt,可以保存配置為qsf格式,該格式可以用記事本查看,在該文件中同樣包含了引腳信息。注意:保存時(shí)會(huì )在原工程文件夾下新建一個(gè)文件夾。

  至于元件的其它配置方式,可以在qsf文件和tcl文件中用語(yǔ)句來(lái)設置,也可以在Assignment -> device,界面中設置。

加載:

  使用已經(jīng)有的引腳文件時(shí),在選項assignment -> Import assignment,中可以選擇要加載的引腳文件。此時(shí),可以加載qsf csv(txt)文件。

保存的csv(txt)文件、qsf文件 tcl文件的區別:

csv(txt)文件:包含芯片所有管腳信息,包括分配的和未分配的;

qsf文件:包含管腳分配信息和芯片信息;

tcl文件:只包含已分配管腳信息。

 

最后總結最重要的一點(diǎn),就是沒(méi)有使用的IO一定要進(jìn)行狀態(tài)的定義:

Assignment >> Device >>選擇Device and pins  options >> unusedpin >>設置為T(mén)ri-stated(軟件設置有很多種可以選擇),再次重新編譯和下載,其他沒(méi)有用到的IO就不會(huì )出現其他不可預料的狀況了(我之前沒(méi)設置就導致使用開(kāi)發(fā)板時(shí),明明沒(méi)定義的數碼管IO卻把所有的都點(diǎn)亮了>=<)。

 

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