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VHDL基本模型結構

已有 1762 次閱讀2013-4-29 10:41 |個(gè)人分類(lèi):初學(xué)VHDL| VHDL

設計實(shí)體
entity or_gate is 
port(a:in bit ;
  b:in bit;
c:out bit;);
end or_gate;
architecture behave of or_gate is 
begin
c<=a or b;
end behave;
實(shí)體說(shuō)明 entity <實(shí)體名》 is

end 實(shí)體名;
類(lèi)屬說(shuō)明::generic();
entity or_gate is 
generic (delay :time:=1 ns);
prot(a:in bit;
b:in bit;
c:out bit);
end or_gate ;
architecture behave of or_gate is 
begin
c<=a  or b after (delay);
end behave;

結構體部分:architecture ....of ....is
begin
end ....
在結構體書(shū)寫(xiě)結構中,結構體說(shuō)明語(yǔ)句位于architecture和begin 之間,用于對結構內部所使用的信號、常數、數據類(lèi)型和函數等進(jìn)行定義。

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