電子工程網(wǎng)
標題:
一種高效網(wǎng)絡(luò )接口的設計
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作者:
designapp
時(shí)間:
2016-10-26 15:33
標題:
一種高效網(wǎng)絡(luò )接口的設計
摘要：
為了得到比傳統片上網(wǎng)絡(luò )的網(wǎng)絡(luò )資源接口(NI)更高的數據傳輸效率和更加穩定的數據傳輸效果，提出了一種新的高效網(wǎng)絡(luò )接口的設計方法，并采用Verilog HDL語(yǔ)言對相關(guān)模塊進(jìn)行編程，實(shí)現了高效傳輸功能，同時(shí)又滿(mǎn)足核內路由的設計要求。最終通過(guò)仿真軟件Xilinx ISE Design Suite 12．3和ModelSim SE 6．2b得到了滿(mǎn)足設計要求的仿真結果。
關(guān)鍵詞：
片上網(wǎng)絡(luò )；網(wǎng)絡(luò )資源接口；核內路由；Verilog HDL
O 引言
隨著(zhù)納米時(shí)代的到來(lái)，集成電路工藝不斷的發(fā)展，特別是VISI設計技術(shù)的進(jìn)步，系統級芯片的設計迎來(lái)了巨大的挑戰，而這個(gè)挑戰的的關(guān)鍵就是怎么樣實(shí)現更高的通信效率。這個(gè)問(wèn)題的出現也預示著(zhù)多核技術(shù)時(shí)代的到臨。為了應對這個(gè)挑戰，人們提出了片上網(wǎng)絡(luò )(Network On Chip，NoC)的概念。片上網(wǎng)絡(luò )(NoC)移植了網(wǎng)絡(luò )通信的方式，進(jìn)而來(lái)解決多核時(shí)代的IP核互聯(lián)通信的問(wèn)題。
由于片上網(wǎng)絡(luò )(NoC)具有優(yōu)秀的可擴展性和相對較好的功耗效率，目前已經(jīng)被大多數人認為是解決當前甚至未來(lái)芯片設計中關(guān)于通信問(wèn)題的最重要的技術(shù)之一。
1 NoC簡(jiǎn)介
圖1為傳統2D-MESH結構的NoC示意圖。圖中明顯可以看出片上網(wǎng)絡(luò )(NoC)主要由4部分組成：資源節點(diǎn)(IP核)、路由節點(diǎn)、網(wǎng)絡(luò )接口NI(Network Interface)和全局鏈路。其中網(wǎng)絡(luò )接口NI就是連接IP核與通信網(wǎng)絡(luò )的橋梁，同時(shí)網(wǎng)絡(luò )接口NI的設計也是片上網(wǎng)絡(luò )(NoC)設計技術(shù)中重要的一環(huán)。
網(wǎng)絡(luò )接口NI使NoC實(shí)現了計算資源與通信網(wǎng)絡(luò )部分的分離，允許IP核和網(wǎng)絡(luò )通信結構分別獨立進(jìn)行設計，使計算資源相對網(wǎng)絡(luò )更加透明，從而實(shí)現不同資源間的互聯(lián)，提高了設計的重用性。網(wǎng)絡(luò )接口NI主要面向地址信號，數據的打包、解包、編碼，同步等方面的問(wèn)題。文獻提出的是一種既滿(mǎn)足擔保服務(wù)又滿(mǎn)足最大努力服務(wù)的網(wǎng)絡(luò )接口NI，但是此網(wǎng)絡(luò )接口NI主要應用于A(yíng)Ethereal系統中。文獻介紹了一種以OCP從模塊存在的網(wǎng)絡(luò )接口，應用于XpIPes系統。
2 通用網(wǎng)絡(luò )接口NI的結構及模塊功能
網(wǎng)絡(luò )接口的作用主要基于網(wǎng)絡(luò )中關(guān)于信息包信息的傳輸，并且將其轉換成資源模塊可用的形式。它的主要功能包括3個(gè)方面：提取關(guān)于IP核與網(wǎng)絡(luò )之間的通信協(xié)議；支持任何IP核與網(wǎng)絡(luò )接口連接；對數據進(jìn)行打包和解包。
當數據在NoC中傳輸時(shí)，網(wǎng)絡(luò )接口將主IP核中的數據進(jìn)行打包，并進(jìn)行校驗，然后將其傳輸到路由節點(diǎn)進(jìn)入網(wǎng)絡(luò )，最后由目的IP核的網(wǎng)絡(luò )接口進(jìn)行解包，校驗進(jìn)入到目的IP核中。圖2是通用網(wǎng)絡(luò )接口的結構模塊圖，如圖2所示其主要由通用核接口、數據打包單元、數據解包單元、存儲單元和異步FIFO構成。數據打包單元主要將來(lái)自IP核的信息進(jìn)行打包，其首先將信息轉換成流控單元(flit)，然后在網(wǎng)絡(luò )中進(jìn)行傳輸，其主要由包頭編碼單元，數據處理單元和FIFO控制單元構成。而解包單元主要是將數據包進(jìn)行轉換，滿(mǎn)足目的IP核所需要的數據形式。數據打包單元和數據解包單元共享網(wǎng)絡(luò )接口中的存儲單元，這樣做主要是易于鏈接不同模塊。
3 高效網(wǎng)絡(luò )接口的設計
3．1 總體結構的設計與分析
本文主要是設計一種高效的網(wǎng)絡(luò )接口使其滿(mǎn)足數據的快速傳輸，同時(shí)能承受高的通信壓力，使其也可用于核內路由的數據傳輸。核內路由及將傳統的路由節點(diǎn)嵌入到IP核中，與IP核共享存儲單元，益于IP核與網(wǎng)絡(luò )通信部分數據傳輸加速，以便于加快整個(gè)NoC的網(wǎng)絡(luò )通信速率。據文獻可知，核內路由也將是NoC發(fā)展的重要方向之一。如圖3所示，本文設計的網(wǎng)絡(luò )接口主要包含數據接收，數據發(fā)送，緩沖區模塊和寄存器控制組4部分。
當原始數據從IP核傳輸到本網(wǎng)絡(luò )接口，首先由數據接收模塊將原始數據打包，并將其分為多個(gè)片(flit)。通常數據包被分為：Head flit，Datel flit，Date2 flit，Tailflit等4部分，而本網(wǎng)絡(luò )接口將其壓縮為Head flit，Datel flit，Date2 and control flit三部分，主要是將Tailflit壓縮到傳統Data2 flit中，因為T(mén)ail flit中只含有一個(gè)完成控制信號，所以將其合并到最后一個(gè)數據片上，通過(guò)寄存器控制模塊控制發(fā)送，通過(guò)網(wǎng)絡(luò )到達目的網(wǎng)絡(luò )接口，由其將接受到的數據包進(jìn)行解包，滿(mǎn)足目的IP核的需求，同時(shí)傳輸到目的IP核。由于本網(wǎng)絡(luò )接口也可以嵌入到IP核中，因此可以提前將Head flit發(fā)送出去，使Head flit的發(fā)送與數據打包并行處理。這樣就加速了數據的傳輸速率。
3．2 數據接收模塊的設計
此模塊主要是完成接收路由節點(diǎn)發(fā)出來(lái)的數據包以及本地IP核發(fā)出的數據包。其結構如圖4所示，由數據接收邏輯控制模塊和數據接收狀態(tài)機模塊。
此模塊主要工作流程為：接收控制邏輯模塊→產(chǎn)生緩存地址和有效信號→狀態(tài)機模塊→產(chǎn)生接收數據的狀態(tài)。簡(jiǎn)單狀態(tài)圖如圖5所示。
當系統復位，整個(gè)狀態(tài)機處于空狀態(tài)(idle)，當同時(shí)接收到有效的數據信號和信道控制信號時(shí)，進(jìn)入接收數據長(cháng)狀態(tài)(r_length)。隨著(zhù)clk上升沿的到達，順序進(jìn)入接收數據目的地址的狀態(tài)(r_desti_addr)，接收源地址狀態(tài)(r_source_addr)，接收數據狀態(tài)(r_receive)。數據接收完成后，置數據傳輸完成信號無(wú)效后，狀態(tài)機恢復初始狀態(tài)(idle)。
3．3 數據發(fā)送模塊的設計
此模塊主要是將從路由節點(diǎn)得到的數據發(fā)送給IP核，或者是將從IP核得到的數據傳輸到通信網(wǎng)絡(luò )中去。設計思路同數據接收模塊相似。結構圖如圖6所示分為2部分：數據發(fā)送控制邏輯模塊和數據發(fā)送狀態(tài)機模塊。其狀態(tài)機的轉移圖如圖7所示。簡(jiǎn)述：idle→(有效數據發(fā)送信號)ask(信道請求信號)→(響應信道請求)buf_en→(clk上沿)t_length→t_date→(數據信號完成響應)idle。
3．4 寄存器控制組模塊的設計
此模塊主要分為：狀態(tài)寄存器，邏輯控制寄存器，接收數據長(cháng)寄存器，接收數據源地址寄存器。4個(gè)寄存器都為8位寄存器。滿(mǎn)足了各節點(diǎn)對網(wǎng)絡(luò )接口的控制。表1為狀態(tài)寄存器。
當前網(wǎng)絡(luò )接口的工作狀態(tài)有表中寄存器的低兩位所代表�！�0”代表處于r_date，“1”代表處于s_date。
4 系統仿真與驗證結果
本文設計的網(wǎng)絡(luò )接口主要是使用Xilinx ISE Design suite 12．3和ModelSim SE 6．2b仿真軟件進(jìn)行仿真和驗證。圖8是網(wǎng)絡(luò )接口中數據接收模塊功能仿真圖，圖9是數據發(fā)送模塊功能仿真圖。實(shí)驗主要是通過(guò)主時(shí)鐘控制數據的發(fā)送，采用50 MHz的時(shí)鐘，每2個(gè)時(shí)鐘發(fā)送一個(gè)IP核數據，發(fā)送完成的到flag標識。從結果可以看出此設計便于加快數據在網(wǎng)絡(luò )中的傳輸效率。實(shí)驗中源IP核輸出數據為32位，通過(guò)NI1把數據分為高16位和低16位輸出，到達目的NI2，通過(guò)NI2把數據合并為32位，最終輸入到目的IP核內。結果顯示，數據傳輸過(guò)程數據保持了較強的穩定性，同時(shí)發(fā)送與接收都準確的做出了應答，達到了設計要求。
5 結語(yǔ)
本文設計的網(wǎng)絡(luò )接口主要是針對對數據傳輸速率要求較高，對傳輸效果穩定性要求較高的NoC體系。通過(guò)實(shí)驗基本實(shí)現了設計要求，同時(shí)此網(wǎng)絡(luò )接口具有較強的實(shí)用性，對與今后核內路由的研究具有重要的意義。
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