|
目前采用的LED大屏幕顯示系統的控制電路，大多由單個(gè)或多個(gè)CPU及復雜的外圍電路組成，這種電路設計，單片機編程比較復雜，整個(gè)電路的調試比較麻煩，可靠性和實(shí)時(shí)性很難得到保證。針對這種情況，介紹一種基于cyclone EP1C6的LED大屏幕設計方案,該設計方案無(wú)須外掛FLASH ROM和RAM，無(wú)須任何外部功能電路，所有功能均由一片cyclone EP1C6和一片單片機SPCE061A來(lái)實(shí)現，具有數據處理速度快、可靠性高的特點(diǎn)。其中FPGA內部雙口RAM的運用，為不同總線(xiàn)間的數據通信提供了一個(gè)新的解決方案�！� 1 系統結構及功能概述 設計對象是一塊具有192×128個(gè)紅色LED點(diǎn)陣的電子屏。整塊電子屏是模塊化的結構，每4個(gè)16×16的點(diǎn)陣塊為一個(gè)單元，共3×8個(gè)這樣的單元。屏上要求連續顯示5屏內容，且每屏具有上下左右移動(dòng)等動(dòng)畫(huà)效果，實(shí)際應用中主控制室距離電子屏約為200米。結合設計對象的要求和大屏幕設計的特點(diǎn)，系統結構框圖如圖1所示。 圖1 系統框圖 LED大屏設計系統由三個(gè)主要單元組成：上位機圖象/文字編輯與發(fā)送部分單元、主控板單元、LED電子屏。系統上位機由一臺PC機來(lái)控制，主要是編輯、發(fā)送圖象/文字信息到主控板，而主控板對這些數據進(jìn)行處理后發(fā)送到大屏幕上顯示出來(lái)。 2系統硬件設計 系統硬件設計主要是對主控板的設計，主控板的主要功能包括：數據通訊、數據存儲、數據處理、掃描控制等。傳統LED大屏設計由作為數據存儲器的FLASH ROM和數據處理緩存器的RAM、CPU和可編程邏輯器件FPGA/CPLD、作為數據掃描緩沖區的RAM組成，其結構如圖2所示。 圖2 傳統LED大屏設計主控板結構圖 傳統主控板硬件設計需要較多的外圍器件（有的設計中還不止一個(gè)CPU和CPLD），不僅硬件結構和連線(xiàn)復雜，而且設計成本較高。此外，由于LED大屏幕數據量很大，各個(gè)分立存儲器之間、單片機與FPGA/CPLD之前數據實(shí)時(shí)可靠的傳輸也是一個(gè)問(wèn)題。為解決這些問(wèn)題，主控板硬件電路的設計選用一片凌陽(yáng)單片機SPCE061A和一片FPGA cyclone EP1C6，其結構框圖如圖3所示。 圖3 基于cyclone EP1C6的主控板結構圖 2.1 cyclone EP1C6和SPCE061A簡(jiǎn)介 cyclone EP1C6是Altera推出的一款高性?xún)r(jià)比FPGA，工作電壓3.3V，內核電壓1.5V。采用0.13μm工藝技術(shù)，全銅SRAM工藝，其密度為5980個(gè)邏輯單元，包含20個(gè)128×36位的RAM塊（M4K模塊），總的RAM空間達到92160位。內嵌2個(gè)鎖相環(huán)電路和一個(gè)用于連接SDRAM的特定雙數據率接口，工作頻率高達200MHz。 SPCE061A是凌陽(yáng)科技推出的一款16位微控制器，內嵌32K字FLASH和2K字SRAM，并集成了ICE仿真電路接口﹑通用I/O端口﹑定時(shí)器/計數器﹑中斷控制﹑CPU時(shí)鐘﹑模數轉換器A/D﹑DAC輸出﹑通用異步串行輸入輸出接口、串行輸入輸出接口﹑低電壓檢測/低電壓復位﹑看門(mén)狗等功能。CPU最高可工作在49MHz的主頻下，較高的處理速度使SPCE061A能夠非常容易、快速地處理復雜的數字信號。 2.2 主控板結構及功能 主控板結構如圖3所示，上位機發(fā)送的數據通過(guò)雙絞傳送到RS422接收模塊[2]，經(jīng)轉換后送至單片機，由單片機的IOB7口以UART中斷的方式接收上位機發(fā)送的數據。單片機將接收的串口數據以?xún)蓚�(gè)字節為單位逐一寫(xiě)入內置的FLASH中。單片機內部的2K字SRAM在此作為一個(gè)緩存區，每次單片機要向FPGA中寫(xiě)一屏新的數據時(shí)，先按特定的地址從FLASH中讀出數據并存放到SRAM中，再將SRAM的數據并行寫(xiě)到FPGA的雙口RAM中。 FPGA在其內部配置一個(gè)雙口RAM緩存單片機寫(xiě)入的數據，同時(shí)將這些數據按照大屏的結構和掃描電路的特點(diǎn)，從雙口RAM中有選擇性地讀出，并將讀出的數據由并轉串，按照一定的時(shí)序對大屏點(diǎn)陣進(jìn)行、列掃描，這個(gè)時(shí)序也是由FPGA產(chǎn)生的。掃描數據和時(shí)序控制信號從FPGA的I/O口輸出后，經(jīng)過(guò)一個(gè)由74LS245構成的隔離驅動(dòng)電路送至大屏幕。 2.3 基于FPGA的雙口RAM的配置 基于FPGA的雙口RAM的配置是本設計的獨特之處。RAM作為中介將單片機送來(lái)的數據在LED電子屏上顯示出來(lái)，由于數據顯示是一種動(dòng)態(tài)掃描方式，若采用一個(gè)RAM 區，單片機在寫(xiě)RAM 時(shí)，FPGA只能處于等待狀態(tài)，FPGA讀RAM時(shí)，單片機寫(xiě)數據也無(wú)法同時(shí)進(jìn)行，導致屏幕刷新頻率降低，動(dòng)態(tài)掃描不連續，影響屏幕的顯示效果。因此設計了兩個(gè)同樣大小的RAM 區：A區和B區。當單片機寫(xiě)A區時(shí)， FPGA讀B區的數據，單片機寫(xiě)B區時(shí)，FPGA讀A區的數據。此外，由于FPGA掃描模塊可以達到很高的掃描速率，而單片機的運行速率則相對較低，且兩個(gè)模塊間有大量的數據交換，為此選擇高速雙口RAM,一方面保證單片機和FPGA同時(shí)讀寫(xiě)數據，另一方面保證了數據的處理速度。 cyclone EP1C6提供了20個(gè)具有異步﹑雙端口﹑帶寄存器輸入口﹑可選擇的帶寄存器輸出口的存儲模塊—M4K模塊，每個(gè)M4K模塊的存儲容量為4Kbit。在QUARTUS軟件中進(jìn)行簡(jiǎn)單的設置，就可以將M4K模塊配置成雙口RAM,數據和地址的位寬可根據實(shí)際需要進(jìn)行選擇。本文設計的RAM可容納兩屏的數據，數據位寬為16位，地址為12位，其中地址的最高位作RAM分區用，每個(gè)區存儲一屏的數據，兩屏讀寫(xiě)同時(shí)進(jìn)行，雙口RAM的配置如圖4所示。 圖4 雙口RAM配置 其中wren是單片機往FPGA中寫(xiě)入數據的寫(xiě)使能信號，wraddress[11..0]是寫(xiě)的地址信號， wrclock是寫(xiě)時(shí)鐘，data[15..0]是寫(xiě)的數據，rdaddress[11..0]是讀的地址信號，rdclock是讀數據的時(shí)鐘信號，q[15..0]是讀出的數據。 2.4 基于FPGA的獨立掃描單元 點(diǎn)陣模塊是紅色LED共陰模塊，4塊16×16點(diǎn)陣模塊連接成64×16點(diǎn)陣作為一個(gè)單元進(jìn)行控制，整個(gè)大屏有3×8個(gè)這樣的單元。將LED的公共接口作為行控制，行掃描信號同時(shí)控制著(zhù)一行中多個(gè)LED的通斷，以每個(gè)LED流過(guò)的電流為10mA計算，一個(gè)單元有64列,行掃描信號至少得提供1A左右的電流，因此，在掃描信號送到LED之前必須經(jīng)過(guò)一個(gè)三極管以提高驅動(dòng)能力。三極管選用高速中功率達林頓管TIP127，它的集電極吸收電流最大可達5A，保證行驅動(dòng)能力。由于點(diǎn)陣的每行需要一個(gè)三極管驅動(dòng)，所以一個(gè)64×16的單元塊需要16個(gè)TIP127。行掃描電路采用帶鎖存的移位寄存器74LS595來(lái)控制，每片74LS595控制 8行點(diǎn)陣的選通與否。由于采用的掃描方式為每隔8行數據同時(shí)掃描，一片74LS595每次只能點(diǎn)亮一行的數據，每行點(diǎn)亮的時(shí)間相等即占空比為1/8，因此屏幕亮度非常均衡。 列掃描電路的功能是把要顯示的行對應的列數據送到LED的陰極，列掃描也是由74LS595控制的。本文設計的屏幕的硬件結構特點(diǎn)是：每8行LED的陰極是連在一起的，每片74LS595控制8列數據，每隔8行同時(shí)掃描，對于一個(gè)64×16的點(diǎn)陣單元，共需要8×2個(gè)74LS595控制，每行上的74LS595都是級聯(lián)起來(lái)的。每完成一次列掃描，FPGA都要輸出一個(gè)鎖存信號給74LS595以鎖存列數據，接著(zhù)輸出行掃描信號點(diǎn)亮對應的行，再對行掃描數據進(jìn)行鎖存，如此循環(huán)往復實(shí)現整個(gè)大屏幕的動(dòng)態(tài)實(shí)時(shí)顯示功能。 由于FPGA在行列掃描之前已經(jīng)對數據進(jìn)行并串轉換，數據都是串行輸出的，每隔8行同時(shí)掃描，整個(gè)屏幕行掃描只需占用1個(gè)I/O口，列掃描只需占用16個(gè)I/O口，從而大大減少了對I/O的占用。采用FPGA設計掃描邏輯，掃描的關(guān)鍵不在是硬件連接，而是對芯片資源的配置。 3 軟件設計 系統的軟件設計由三部分組成：上位機圖象/文字編輯與發(fā)送軟件設計，單片機控制單元軟件設計，FPGA控制單元軟件設計。 3.1 上位機軟件設計 上位機的圖象/文字編輯與發(fā)送軟件由Visual Basic編寫(xiě)，只須在界面中將屏幕大小設置為192×128，串口選擇COM1或COM2，波特率設置為9600，設置每屏起始地址和要發(fā)送的屏數，調入包含相關(guān)信息的文件，點(diǎn)擊“發(fā)送”按鈕即可。該軟件適用于任何大小彩色/單色屏，提供了豐富的圖形/文字編輯﹑修改功能，也可以直接調用WINDOWS中的16色畫(huà)圖文件（*.bmp）。 3.2 單片機控制單元軟件設計 單片機控制單元的軟件設計主要實(shí)現三大功能：串行數據接收和存儲、數據輸出和圖象顯示方式變換。串行數據接收部分主要是通過(guò)UART中斷接收并保存數據。圖象顯示方式變換部分實(shí)現圖象的變換如上移、下移、左移、右移等以實(shí)現豐富多彩的圖象顯示效果。單片機軟件設計是在凌陽(yáng)科技的集成開(kāi)發(fā)環(huán)境unSP IDE下完成的，主要由一個(gè)C文件和一個(gè)ASM文件組成，C文件包括5屏數據的循環(huán)送顯和圖像顯示方式變換，匯編文件包括中斷服務(wù)子程序和其他函數調用的子程序。 3.3 FPGA控制單元軟件設計 FPGA控制單元的設計是在QUARTUSII環(huán)境下完成，并用硬件描述語(yǔ)言VHDL描述，主要功能是配置雙口RAM、設計掃描控制電路。該單元的軟件設計模塊如圖5所示。 圖5 FPGA控制單元軟件設計框圖 雙端口RAM的配置完全通過(guò)在QUARTUS環(huán)境中設置菜單實(shí)現，配置完成后將自動(dòng)生成一個(gè)VHDL文件，描述雙口RAM的內部邏輯功能，雙口RAM在整個(gè)程序設計作為一個(gè)元件調用。 基于FPGA的掃描模塊的軟件設計如下：首先對FPGA總時(shí)鐘clk進(jìn)行64分頻得到clk1，clk1的低電平其間FPGA讀取雙口RAM的數據，每4個(gè)clk周期讀一個(gè)16位的數據，共讀出16個(gè)數。clk1的高電平期間FPGA進(jìn)行列掃描，每2個(gè)clk周期同時(shí)輸出16個(gè)數的1位，共32個(gè)周期將這16個(gè)數由并轉串輸出到16根數據線(xiàn)上，由于單片機寫(xiě)RAM的速度低于FPGA對數據的處理速度，剩下的32個(gè)clk周期用于等待單片機完成一個(gè)區的寫(xiě)操作。12個(gè)clk1周期后，一行的數據全部掃描完畢，FPGA輸出一個(gè)列鎖存信號給74LS595鎖存這些數據，同時(shí)輸出行掃描信號和行鎖存信號，接著(zhù)掃描第二行，由于采用16根數據線(xiàn)進(jìn)行隔8行掃描，整個(gè)LED電子屏128行只要完成8次行掃描即可，時(shí)序如圖6所示。 圖6 掃描時(shí)序圖 |
