|
確定性信號的不同時(shí)刻取值一般都具有較強的相關(guān)性；而干擾噪聲的隨機性較強，其不同時(shí)刻取值的相關(guān)性較差，利用這一差異可以把確定性信號和干擾噪聲區分開(kāi)來(lái)。對于疊加了噪聲的信號x(t)，當其自相關(guān)函數Rx(τ)的延時(shí)τ較大時(shí)，隨機噪聲對Rx(τ)的貢獻很小，這時(shí)的Rx(τ)主要表現x(t)中包含的確定性信號的特征，例如直流分量，周期性分量的幅度和頻率等。而對于非周期性的隨機噪聲，當延時(shí)τ較大時(shí)，噪聲項的自相關(guān)函數趨向于零，這就從噪聲中把有用信號提取出來(lái)了。 利用FPGA強大的并行運算功能和其內核中豐富的存儲器資源，很容易實(shí)現一些在分立元器件中難以實(shí)現的功能，例如高速的并行乘積運算，向存儲器儲存和調用數據等。利用這個(gè)優(yōu)勢可以將一些本來(lái)復雜的運算和數字邏輯大大的簡(jiǎn)化在一塊芯片之中。 SoC(System on Chip)是20世紀90年代提出的概念，它是將多個(gè)功能模塊集成在一塊硅片上，提高芯片的集成度并減少了外設芯片的數量和相互之間在PCB上的連接，同時(shí)系統性能和功能都有很大的提高。隨著(zhù)FPGA芯片工藝的不斷發(fā)展，設計人員在FPGA中嵌入軟核處理器成為可能，Altera和Xilinx公司相繼推出了SoPC(System on a Programmable Chip)的解決方案，它是指在FPGA內部嵌入包括CPU在內的各種IP組成一個(gè)完整的系統，在單片FPGA中實(shí)現一個(gè)完整得系統功能。 與SoC相比，SoPC具有更高的靈活性，FPGA的可編程特性使之可以根據需要任意定制SoPC系統；與ASIC相比，SoPC具有設計周期短，設計成本低的優(yōu)勢同時(shí)開(kāi)發(fā)難度也大大降低。 1 相關(guān)算法的分析及系統總體設計 1．1 相關(guān)算法 式中：N為累加平均的次數；k為延時(shí)序號。因為在FPGA等數字器件中自相關(guān)計算都是建立在數字離散域基礎上的。其中x(n)與x(n-k)時(shí)間的相隔即式(2)中τ的值為采樣時(shí)間間隔△t乘以延時(shí)數k，τ=△tk，在數字離散處理系統中τ的取值只能為△t的整數倍。根據數字相關(guān)量化噪聲導致的SNR的退化比的定義： D=模擬相關(guān)的SNR／數字相關(guān)的SNR (5) 數字相關(guān)的SNR=6．02n+1．76(dB)， n=A／D轉換器的量化位數 (6) 從上式可見(jiàn)，在保持模擬相關(guān)的SNR參數不變的情況下，有效地提高A／D轉換器的量化位數可以很好地減小SNR的退化比。 該設計的基本算法思想是：首先將A／D(Analogeto Digital)轉化得到的數字信號通過(guò)“乒乓”RAM進(jìn)行緩沖，然后將數據送人乘法器中進(jìn)行乘法運算，計算得到x(n)與x(n-k)的乘積，將N次乘積送入累加器相加得到 以后，乘以1／N或者除以N即可得到式(4)。其具體流程圖如圖1所示。 1．2 總體實(shí)現思路 相關(guān)算法整體設計思路如圖2所示。 FLASH芯片 用于保存NiosⅡ中運行的程序代碼和FPGA中的配置數據。在SoPC Builder中定制NiosⅡ系統時(shí)集成了CFI(通用FLASH接口)控制器。這樣就可以很方便地使用FLASH芯片；SDRAM通常用于需要大量易失性存儲器且成本要求高的的應用系統。SDRAM比較便宜，但需要實(shí)現刷新操作、行列管理、不同延遲和命令序列等邏輯。NiosⅡ系統中集成的SDRAM芯片接口能夠處理所有的SDRAM協(xié)議要求，使SDRAM的使用方便。 CLOCK時(shí)鐘模塊，通過(guò)FPGA內部自帶的數字鎖相環(huán)將開(kāi)發(fā)板上的晶振(50 MHz)提供的信號分別提供給NiosⅡ處理器和外部的SDRAM作為時(shí)鐘。 Interface在該設計中為了方便地驗證算法的正確，采用JTAG_UART接口實(shí)現PC和NiosⅡ系統之間的串行通信，通過(guò)在程序中調用相關(guān)驅動(dòng)函數傳輸數據，可以在集成開(kāi)發(fā)環(huán)境IDE的Console窗口中觀(guān)察到運行數據。 A／D轉換器采用串行12位A／D轉換器ADS7822，其最高采樣率位75 KS／s，將它設置為掛接在A(yíng)VALON總線(xiàn)上的從設備，通過(guò)NiosⅡ操作系統發(fā)起詢(xún)問(wèn)傳輸獲取數據。 鍵盤(pán) 用于用戶(hù)輸入信息給處理器。 在FPGA中有著(zhù)豐富的存儲器資源，對于驗證的試驗板，AItera公司提供的CycloneⅡ系列FPGA芯片EP2C20F484C8含有18 752個(gè)LE(Logic elements，邏輯單元)，52個(gè)嵌入式RAM模塊，35個(gè)18×18乘法器模塊，4個(gè)數字鎖相環(huán)，完全能實(shí)現中小規模的數字信號處理運算，在FPGA中的整體算法框圖如圖3所示。 2 外圍處理邏輯的設計與實(shí)現 2．1 “乒乓”RAM的設計與實(shí)現 為了保持數據處理的連續性，這里采用“乒乓”RAM數據緩沖模式，即兩組功能能相互切換且長(cháng)度相同的RAM。它的工作原理是：其中一組RAM在進(jìn)行儲存操作時(shí)；另一組RAM進(jìn)行讀取操作，并且讀取和存儲的速率相同，當進(jìn)行存儲操作的RAM存儲滿(mǎn)，進(jìn)行讀取操作的RAM被清空時(shí)兩者被外部控制邏輯功能互換，這樣可以使兩組RAM能連續不斷地對A／D采集數據進(jìn)行緩沖處理。如圖4所示。 為了提高自相關(guān)計算的處理速度，每一組RAM均含有兩個(gè)完全相同的RAM。在存儲時(shí)存儲相同的數據；在讀取數據時(shí)其中一個(gè)RAM輸入地址碼從0開(kāi)始依次讀取數據形成序列x(n)，另一個(gè)RAM在輸入地址碼加上k后讀取數據形成序列x(n-k)，然后將兩列數列送人乘法器中進(jìn)行運算完成自相關(guān)運算。這樣雖然犧牲了FPGA中的存儲空間，但是較之于單RAM分時(shí)讀取數據的操作方式，提高了運算速率(減少2個(gè)總線(xiàn)讀取周期)。如圖5所示。 從式(4)可以看出：存儲器輸出的第一個(gè)數據為第一個(gè)記錄數據往后延遲k個(gè)記錄數據。這樣就會(huì )出現一個(gè)問(wèn)題：在RAM中記錄的所有數據不能都用于自相關(guān)計算，當RAM1_2讀取到倒數第N-1-k個(gè)數據時(shí)，RAM1_1的數據已經(jīng)讀取完畢，再進(jìn)行計算均為無(wú)效數據(見(jiàn)表1)。 從表1中可以看出：在存儲器中存儲的N個(gè)數值中僅有N-1-k個(gè)數據進(jìn)行了自相關(guān)運算，超出這個(gè)范圍的數據應視為無(wú)效數據被舍棄。因此如果N的長(cháng)度過(guò)短或者k的數值過(guò)大，存儲器中的數據將有相當一部分數據被舍棄，并且隨著(zhù)k值的增加被舍棄的數據量將在整個(gè)存儲數據量中的比例越來(lái)越大；但是由于信號的自相關(guān)性隨著(zhù)延遲k增加而降低，在做自相關(guān)運算時(shí)一般采用較小的k值。為此，如果采用較大的RAM存儲器和較小的k值，在一組存儲數據中舍棄的數據其實(shí)是占比例很小的。例如在k=3的情況下，即延時(shí)為3個(gè)A／D轉換周期，CyclmleⅡFPGA中存儲器的最大存儲長(cháng)度為65 536個(gè)8 b存儲單元，舍棄記錄數據為3個(gè)8 b，舍棄數據量?jì)H占存儲數據量的0．004％，在自相關(guān)處理時(shí)是能夠接受的。如圖6所示。 2．2 累加器及1／N相乘單元實(shí)現： 如果使用2的N階次冪數據用作自相關(guān)計算，在二進(jìn)制下可以通過(guò)向右移位N個(gè)bit位實(shí)現除法功能。在設計中采用了2×16個(gè)采樣數據組成的數組完成自相關(guān)計算，其算法具體流程圖如圖7所示。 3 微處理器的設計實(shí)現 嵌入式微處理器的設計包括3個(gè)部分：利用SoPCBuilder定制的軟核CPU，在Quartus II環(huán)境下設計的電路和Nios II編程。 Nios II的軟件編程主要基于嵌入式操作系統μC／OS-Ⅱ。μC／OS-Ⅱ是一個(gè)完整的、可移植、固化和剪裁的占先式實(shí)時(shí)多任務(wù)核(Kernel)。從1992年發(fā)布至今，μC／OS-II已經(jīng)有上百個(gè)的商業(yè)應用案例，在40多種處理器上成功移植。其中Altera提供對μC／OS-II的完整支持，非常容易使用。 μC／OS—II提供以下系統服務(wù)：任務(wù)管理(Task Management)；事件標志(Event Flag)；消息傳遞(Mes-sage Passing)；內存管理(Memory Management)；信號量(Semaphores)；時(shí)間管理(Time Management)。在應用程序中，用戶(hù)可以方便地使用這些系統調用實(shí)現目標功能。 在該設計中，建立了一個(gè)主任務(wù)和兩個(gè)子任務(wù)(任務(wù)1，任務(wù)2)：主任務(wù)主要是負責啟動(dòng)子任務(wù)；任務(wù)1主要負責數據的采集和采集數據的存儲，任務(wù)2主要負責調用存儲器中存儲的采集數據控制外圍計算模塊進(jìn)行自相關(guān)計算�？傮w軟件算法流程圖如圖8所示。圖9為由SoPC實(shí)現的Nios II處理器圖。 在Nios II系統中，首先，通過(guò)main()主函數調用OSTaskCreateExt()函數創(chuàng )建任務(wù)1，即數據采集任務(wù)。 由于A(yíng)D7822作為AVALON的從外設掛接在了AVALON總線(xiàn)上，通過(guò)在任務(wù)1中通過(guò)調用IORD_16DIRECT()端口查詢(xún)函數實(shí)時(shí)發(fā)起A從端口傳輸啟動(dòng)AD7822，獲取采集數據，然后使能外圍RAM的wren端口存儲。當存儲到該設計中存儲器長(cháng)度的數據以后，通過(guò)“尾觸發(fā)”方式啟動(dòng)任務(wù)2，即自相關(guān)計算任務(wù)，并且調用延遲函數OSTimeDlyHMSM()，交出CPU的使用權。程序要點(diǎn)如下： 在任務(wù)2中，首先關(guān)閉兩個(gè)存儲器的寫(xiě)入使能，使之只能讀出數據；然后輸出相應的兩個(gè)地址碼：兩個(gè)地址碼之間有相對k的延時(shí)，并且同時(shí)使能18×18乘法器，累加器及1／N相乘單元，當循環(huán)完成后，自動(dòng)刪除任務(wù)2，交CPU使用權給數據采集任務(wù)。程序要點(diǎn)如下： 4 結 語(yǔ) 首先，該設計采用嵌入式操作系統實(shí)時(shí)控制外圍運算邏輯電路的方式。實(shí)現了多乘加的DSP運算，由于嵌入式操作系統的靈活性和廣泛的可移植性，使得該設計的可讀性和移植性增強；其次，本設計采用天生并行結構的FPGA處理器完成多乘加運算，有利于提高運算速度和處理的穩定度；再次，將必要的外設作為AVALON總線(xiàn)器件，采用總線(xiàn)查詢(xún)傳輸的方式進(jìn)行訪(fǎng)問(wèn)，不必在嵌入式操作系統中過(guò)多的考慮底層硬件的驅動(dòng)和時(shí)序，這樣提高電路的穩定性且也增強了程序的通用性。 |
