|
數據采集系統是數字存儲示波器的核心部分，在示波器采集控制電路的控制下，數據采集系統將待測的模擬信號量化后進(jìn)行緩存，供示波器軟件系統進(jìn)行數據的處理、運算、顯示。隨著(zhù)計算機技術(shù)的不斷發(fā)展，高速ADC的性能不斷提高，功能強大的DSP信號處理的實(shí)時(shí)性越來(lái)越強，可編程的邏輯器件的性能不斷提升，為示波器數據采集系統的實(shí)現提供了一個(gè)可靠而且實(shí)用的數字平臺。相應的，數據采集系統的采樣速率、存儲深度、波形捕獲能力、鑒別能力等指標也在不斷提高。國際上，示波器行業(yè)像安捷倫、泰克等公司在數字存儲示波器市場(chǎng)上占據了主導地位，均有實(shí)時(shí)采樣率達到幾十Gsps的示波器面市，但是由于受到器件和工藝的限制，國內實(shí)現真正的高速高分辨率的數據采集系統還具有比較大的困難。 本文采用ADC+高頻時(shí)鐘電路+FPGA+DSP的結構模式，設計了一種實(shí)時(shí)采樣率為2 Gsps的數字存儲示波器數據采集系統，為國內高速高分辨率的數據采集系統的研制提供了一個(gè)參考方案。 1 關(guān)鍵器件選擇 DSO數據采集系統的主要技術(shù)指標：a)雙輸入通道同時(shí)工作，每通道最高實(shí)時(shí)采樣率達到2 Gsps；b)垂直分辨率8 bit；c)存儲深度：8 MB／CH。整個(gè)系統的關(guān)鍵器件包括ADC、高頻時(shí)鐘芯片、FPGA、DSP、SRAM。通過(guò)對目標系統主要技術(shù)指標的分析，結合數字存儲示波器的應用特性，選擇了以下一系列器件。 數據采集系統要求達到的最高實(shí)時(shí)采樣率為2 Gsps，同時(shí)考慮目標系統所要求的垂直分辨率、數據輸出格式，另外兼顧示波器的模擬帶寬以及器件的購買(mǎi)渠道和性?xún)r(jià)比，選擇了Atmel公司的AT84AD001。AT84AD001是雙通道ADC，每一通道具有1 Gsps的實(shí)時(shí)采樣率，在交錯模式下雙路ADC并行采樣可以達到2 Gsps的實(shí)時(shí)采樣率。其分辨率為8 bit，數據輸出格式是LVDS(Low Voltage Differential Signaling)，具有1：1數據輸出或1：2數據輸出模式可選，此外，全功率輸人帶寬(-3 dB)為1．5 GHz，差分電壓輸入范圍為500 mVVpp。 此外，重要的一點(diǎn)，AT84AD001還具有FISDA(Fine Sampling Delay Adjustment on Channel Q)功能，通過(guò)調整Q通道的采樣時(shí)刻，有效地避免了因為采樣時(shí)鐘的占空比不等于50％而造成的誤差，保證了采樣精度。 高速高精度的ADC對采樣時(shí)鐘的精度要求非常高，時(shí)鐘電路一般的設計方法是直接利用FPGA內部的鎖相環(huán)倍頻電路產(chǎn)生，但是目標系統要求采樣時(shí)鐘頻率達到1 GHz，而目前Altera和Xilinx公司的高端FPGA其I／O輸出頻率最高只能達到800MHz。經(jīng)過(guò)綜合評價(jià)，最終選定了美國NS公司的高頻時(shí)鐘芯片LMX2531LQ1910E。其輸出低段頻率為917 MHz～1 014 MHz，滿(mǎn)足設計要求，此外，LMX2531具有非常低的抖動(dòng)和相位噪聲。而且還集成了低噪聲、高性能的低壓差線(xiàn)性穩壓器LDO(Low Drop Out regulator)元件，使電路的抗干擾性和穩定性得到了提高。 FPGA的可編程性以及豐富的內部邏輯資源和外部I／O資源，用來(lái)作為數字存儲示波器數據采集與控制系統。特別地，單片AT84AD001量化輸出是16路1 Gbps速率、LVDS格式的差分數據，目標系統雙輸入通道同時(shí)工作，這就要求FPGA具有32個(gè)能支持1 Gbps的差分I／O，利用高速I(mǎi)／O將數據接收并存儲。由此，選擇了Altera公司的Stratix II EP2S60F1020C4，該FPGA最多可以支持多達84個(gè)1 Gbps的差分通道，并且增加了源同步通道的動(dòng)態(tài)相位對準電路，為高速數據的接受提供了有力的支持。 在示波器的高速數據采集系統中，需要對采集到的數據進(jìn)行大量實(shí)時(shí)性的運算和處理，綜合考慮市面上的各款處理器，選擇ADI公司的DSP芯片Blackfin561作為嵌入式計算系統。Blackfin561主頻最高可達750 MHz，其內核包含2個(gè)16位乘加器MAC(Multiplier and Accumulator)、2個(gè)40位累加器ALU、1個(gè)40位移位器、100KB的片內L1存儲器以及128 KB的片內L2存儲器SRAM，同時(shí)具有動(dòng)態(tài)電源管理功能。此外，Blackfin處理器還包括豐富的外設接口，滿(mǎn)足設計的需要。 本文設計的數字存儲示波器的存儲深度要求達到每通道8 MB，而FPGA芯片Stratix II EP2S60F1020C4的片內存儲單元總共只有552 KB，所以，必須采用片外存儲器作為采集RAM來(lái)存儲量化后的波形數據，經(jīng)過(guò)綜合考慮，選用美國賽普拉斯公司的SRAM芯片CY7C1440AV33。 2 系統結構 本文設計的數據采集系統采用ADC+高速時(shí)鐘電路+FPGA+SRAM+DSP的結構模式，其系統結構如圖1所示。通道1、通道2均采用一片最高實(shí)時(shí)采樣率為2 Gsps的AT84AD001作為模數轉換器完成對模擬輸入信號的量化，高頻時(shí)鐘電路用來(lái)產(chǎn)生整個(gè)數據采集系統所需要的工作時(shí)鐘，FPGA用來(lái)完成采樣數據的接收，并且實(shí)現FPGA與DSP的接口電路；SRAM作為數據采集系統的采集RAM，完成將量化后的波形數據緩存；DSP作為數據采集系統的主控機，完成對采集電路的控制和接收采集電路采集的數據，并對采樣數據進(jìn)行處理、分析和顯示。 3 硬件設計 3．1 目標系統高速時(shí)鐘電路的設計 通過(guò)LMX2531的標準的三線(xiàn)串行接口(CLK，DATA，LE)對其編程，以控制LMX2531能夠輸出期望的頻率。時(shí)鐘輸出頻率大小的計算公式為： fout=N×(OSCin/R) (1) 其中，N=Ninteger+Nfractional(包括整數和小數兩部分)，Ninteger的值即為Ⅳ分頻器的值，Nfractional的值包括NUM和DEN兩部分的值，R代表R分頻器的值，OSCin為參考時(shí)鐘輸入值。R分頻器的值可以由用戶(hù)在1，2，4,8，16,32中任選一個(gè)，而且參考時(shí)鐘輸入OSCin和輸出頻率fout也是用戶(hù)自己決定的。根據設計要求，確定各個(gè)寄存器的具體取值，將計算好的數據寫(xiě)入芯片內的11個(gè)24位控制寄存器，從而得到ADC需要的1 GHz的時(shí)鐘。 3．2 AT84AD001工作模式的設置 AT84AD001的工作時(shí)序如圖2所示。I，Q通道ADC都使用I通道輸入模擬信號，I通道工作時(shí)鐘頻率為1 GHz，Q通道的工作時(shí)鐘與I通道工作時(shí)鐘同頻反相，在這種模式下，通過(guò)兩個(gè)實(shí)時(shí)采樣率為1 Gsps的ADC按照交替方式并行采樣，將得到的數據按照一定的輸出格式拼合成2 Gsps的數據流。 3．3 FPGA內部邏輯模塊介紹 FPGA內部邏輯模塊主要包括： 1)時(shí)基電路模塊：接收AT84AD001的輸出數據同步鎖存時(shí)鐘作為FPGA內部的工作時(shí)鐘，并且為數據采集系統提供時(shí)間基準尺度。 2)數據采集接口、存儲接口模塊：利用 FPGA的串行收發(fā)器SERDES(Serializer／Deserializer)和動(dòng)態(tài)相位對準DPA(Dynamic Phase Alignment)電路接收LVDS格式、1 Gbps速率的差分數據流，并且對其降頻，然后根據差分通道和ADC數據位的對應順序以及接收器數據的輸出格式，設計恢復電路，將64位的數據按采樣點(diǎn)的格式恢復為8個(gè)采樣點(diǎn)，最后在FPGA與片外存儲器之間建立數據存儲接口，將數據按照一定的速率和格式寫(xiě)入片外存儲器。 3)采集控制模塊：利用采集狀態(tài)機，配合軟件系統完成對整個(gè)采集過(guò)程進(jìn)行管理，按照設定的預觸發(fā)和后觸發(fā)數據量完成成整個(gè)采集工程。 4)觸發(fā)控制模塊：用來(lái)實(shí)現信號特征點(diǎn)的捕捉及波形顯示的同步。 5)計算系統接口模塊：完成FPGA和DSP之間的通信。 其中，采集狀態(tài)機作為采集控制模塊的核心，負責整個(gè)數據采集過(guò)程的控制，具有舉足輕重的地位。它是一個(gè)用VHDL語(yǔ)言編制的狀態(tài)機，其狀態(tài)轉換如圖3所示。圖3中狀態(tài)轉換所涉及的采集狀態(tài)說(shuō)明如表1所示。 4 數據采集系統監控軟件設計 為了便于測試整個(gè)硬件的工作，在DSP中編制了簡(jiǎn)單的監控程序，程序流程圖如圖4所示。首先，DSP調用時(shí)鐘芯片和ADC的初始化程序，完成對高速時(shí)鐘電路和采集電路的初始化，使其工作在目標系統所需要的工作模式下；然后發(fā)出采集開(kāi)始命令，數據采集系統進(jìn)入采集過(guò)程；延遲一段時(shí)間以后，查詢(xún)采集結束標志；當得知采集過(guò)程結束時(shí)，便從RAM中讀取波形數據，經(jīng)過(guò)分析處理后送去顯示。 5 調試結果 5．1 實(shí)時(shí)采樣率的分析 均是10 MHz，150 mvVpp正弦波，在軟件開(kāi)發(fā)環(huán)境Visual DSP++中運行數據采集系統監控程序，得到通道1和通道2的采樣數據，利用VDSP中的調試工具分別以通道1和通道2的采樣數據作為數據源，經(jīng)過(guò)通道校準，調整每一通道的模數轉換器所包含的雙通道ADC之間的偏移和模擬信號增益存在的差別。選取任意400個(gè)采樣點(diǎn)以折線(xiàn)圖的形式恢復出采樣波形，如圖5所示。 從采到的波形數據提取連續400個(gè)采樣點(diǎn)恢復出波形，正好顯示了兩個(gè)信號周期，另外恢復出的波形的幅度與信源幅度相符合，可以得知通道1、通道2均實(shí)現了2 Gsps的實(shí)時(shí)采樣率。 5．2 有效位數(ENOB)的分析 有效位數(ENOB)是衡量數據采集系統動(dòng)態(tài)特性的一個(gè)最為重要的指標。計算公式為：ENOB=(SINAD－1．16 dB)／6．02 。 SINAD是信號幅度的均方根值與從直流到fs／2的帶寬內所有其他頻譜成分的均方根值的比值(包括諧波但不包括直流成分)。其計算公式為： 通道1、通道2的輸入信號均是10 MHz，330 mVVpp的正弦波，在VDSP中運行數據采集系統監控程序，得到通道1和通道2的采樣數據，從每個(gè)通道的采樣數據中各取任意連續1 024個(gè)采樣點(diǎn)作為測試數據，利用Matlab編程，計算其有效位數(ENOB)分別是：6．71(通道1)，6．77(通道2)。由以上計算結果得知該數據采集系統具有較高的量化分辨率。 6 結論 通過(guò)實(shí)驗板硬件調試與軟件仿真，設計了雙通道同時(shí)工作，每通道最高實(shí)時(shí)采樣率為2 Gsps，分辨力為8 bit，存儲深度8 MB／CH的數字示波器數據采集系統，并且驗證了實(shí)驗板上的數據傳輸和數據存儲均能滿(mǎn)足2 Gsps數據采集系統的要求。 |
