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隨著(zhù)電子技術(shù)的發(fā)展，對遙測信號的幀結構的可編程度、集成度的要求越來(lái)越高，用于時(shí)間統一系統的B碼源的設計也趨于高度集成化。為了適應現代靶場(chǎng)試驗任務(wù)的要求，我們采用Altera的CPLD器件，將用于產(chǎn)生B碼的各種門(mén)電路集成在一個(gè)芯片，通過(guò)高度集成的系統可以用于產(chǎn)生標準的串行時(shí)間碼向測量設備發(fā)送，測量設備對接收到的B碼進(jìn)行解調能產(chǎn)生出系統所需的絕對時(shí)間和各種控制信號。此B碼產(chǎn)生系統可作為基地設備檢測調試用，也可作實(shí)踐教學(xué)設備。 1 IRIG-B碼介紹 在靶場(chǎng)試驗中隨著(zhù)設備所需信息量的增加，對標準化時(shí)統設備要求也就越來(lái)越高，其中關(guān)鍵的問(wèn)題之一就是選用什么樣的時(shí)間碼。IRIG-B(美國靶場(chǎng)儀器組-B型格式)DC時(shí)間碼以其實(shí)際優(yōu)越性能，成為時(shí)統設備首選的標準碼型。 IRIG（Inter-Range Instrumentation Group）是美國靶場(chǎng)司令部委員會(huì )的下屬機構，稱(chēng)為"靶場(chǎng)時(shí)間組"。IRIG時(shí)間標準有兩大類(lèi)：一類(lèi)是并行時(shí)間碼格式，這類(lèi)碼由于是并行格式，傳輸距離較近，且是二進(jìn)制，因此遠不如串行格式廣泛；另一類(lèi)是串行時(shí)間碼，共有六種格式，即A、B、D、E、G、H。它們的主要差別是時(shí)間碼的幀速率不同。B碼的主要特點(diǎn)是時(shí)幀速率為1幀/s；攜帶信息量大，經(jīng)譯碼后可獲得1、10、100、1000c/s的脈沖信號和BCD編碼的時(shí)間信息及控制功能信息；高分辨率；調制后的B碼帶寬，適用于遠距離傳輸；分直流、交流兩種；具有接口標準化，國際通用。IRIG-B（DC）時(shí)間碼格式如圖1所示。其幀速率為1幀/s，可將1幀(1s)分為10個(gè)字，每字為10位，每位的周期均為10ms。每位都以高電平開(kāi)始，其持續時(shí)間分為3種類(lèi)型：2 ms(如二進(jìn)制"0"碼和索引標志) 、5ms（如二進(jìn)制"1"碼）和8ms（如參考碼元，即每秒開(kāi)始的第一字的第一位；位置標志P0～P9，即每個(gè)字的第十位）。第一個(gè)字傳送的s是信息，第二個(gè)字是min信息，第三個(gè)字是h信息，第四、五個(gè)字是d（從1月1日開(kāi)始計算的年積日）。另外，在第八個(gè)字和第十個(gè)字中分別有3位表示上站和分站的特標控制碼元(參考圖1)。 圖1 IRIG-B（DC）時(shí)間碼格式 2 硬件電路設計 B碼信號是否正確,是否被正確地解調出來(lái),關(guān)鍵在于能否按照B碼的變化規律產(chǎn)生預置信號。本課題的難點(diǎn)在于按照其本身的變化規律安排好產(chǎn)生B碼的各種時(shí)序。 用9個(gè)十進(jìn)制計數器級聯(lián)組成時(shí)鐘電路，用來(lái)產(chǎn)生時(shí)間信號--天、時(shí)、分、秒信號。四種信號經(jīng)過(guò)緩存后順序送入并串轉換電路，將并行碼串行輸出，由7個(gè)產(chǎn)生時(shí)序脈沖的4017級聯(lián)產(chǎn)生B碼所需的三種脈沖形式，經(jīng)過(guò)邏輯門(mén)的控制將串行輸出的時(shí)間碼轉化成B碼。將所有計數器、緩存器、并串轉換電路、時(shí)序脈沖產(chǎn)生器、各種邏輯門(mén)等集成到可編程器件(CPLD)中，即用將一個(gè)完整的系統集成到一個(gè)芯片中。外圍電路只需一個(gè)時(shí)鐘電路和上電置數電路即可。由于采用了可編程器件,用軟件編程可以把一個(gè)硬件系統集成到一個(gè)芯片中，大大簡(jiǎn)化了硬件電路，并且可以對芯片內部的電路進(jìn)行仿真和多次編程，調試起來(lái)很方便。 根據確定的方案，設計的硬件電路如圖2所示�？删幊唐骷﨓PM7128SLC84-15內部電路如圖3所示。 圖2 系統總體框圖 圖3 可編程芯片內部電路框圖 硬件電路由可編程芯片、主時(shí)鐘、置數電路三部分組成。芯片內部電路由365進(jìn)制計數器、緩沖電路、并串轉換電路、時(shí)序脈沖發(fā)生器及邏輯門(mén)控制電路組成。 圖2中，置數電路將預置好的時(shí)間置入，使得芯片內部的365進(jìn)制計數器從此時(shí)刻開(kāi)始計數。主時(shí)鐘是頻率為10MHz的晶振，作為芯片內部時(shí)序脈沖發(fā)生器的時(shí)鐘信號�？删幊绦酒瑑炔侩娐吩O計是本課題設計的核心。圖3中，時(shí)序脈沖發(fā)生器由七級4017級聯(lián)而成，由外輸入時(shí)鐘作為第一級的時(shí)鐘。第七級產(chǎn)生的秒信號作為365進(jìn)制計數器的時(shí)鐘，該計數器組由九個(gè)十進(jìn)制同步計數器74LS162組成，輸出7位二進(jìn)制形式的秒信號，7位分信號，6位時(shí)信號，10位天信號（分為低八位和高二位天信號兩組）。輸出的時(shí)間信號送至緩沖器，由時(shí)序脈沖發(fā)生器的第六級輸出周期為100ms的時(shí)鐘信號作為緩沖器的內部時(shí)鐘，將緩沖過(guò)的時(shí)間信號以B碼的格式順序送入并串轉換電路。并串轉換電路的置位信號由時(shí)序脈沖發(fā)生器第六級的Q8提供，每100ms將輸入的時(shí)間信號鎖存一次，時(shí)序脈沖發(fā)生器的第五級輸出的周期為10ms的時(shí)鐘作為并串轉換的時(shí)鐘，將并行數據串行輸出。時(shí)序脈沖發(fā)生器通過(guò)邏輯門(mén)的控制產(chǎn)生了B碼的三種脈沖形式：第一種是高電平為2 ms ，低電平為8ms的脈沖（代表邏輯"0"）；第二種是高、低電平均為5 ms的脈沖（代表邏輯"1"）；第三種是高電平為8 ms ，低電平為2ms的脈沖（作為位置識別標志和參考碼元）。并串轉換輸出的串行碼經(jīng)過(guò)邏輯門(mén)的控制，碼?1"轉化為B碼脈沖的第一種形式，碼元"0"轉化為B碼脈沖的第二種形式，即將二進(jìn)制的時(shí)間信號轉變成為B碼形式。參考碼元、時(shí)間碼元、位置識別標志綜合在一起作為真正的B碼輸出。 function ImgZoom(Id)//重新設置圖片大小 防止撐破表格 { var w = $(Id).width; var m = 650; if(w 3 主要單元電路設計 3.1 置數電路 根據課題要求，電路應具有置數功能。置數電路如圖 4 所示，改進(jìn)后的置數電路如圖 5所示。 圖4 置數電路 圖5 改進(jìn)的置數電路 將預置的天、時(shí)、分、秒在上電的同時(shí)置入各個(gè)計數器中。由于計數器74LS162是同步計數器，要求置數脈沖有效時(shí)（低電平有效）至少有一個(gè)時(shí)鐘的上升沿。 計數器的時(shí)鐘是由時(shí)序脈沖發(fā)生器提供的秒信號，為了保證在置數脈沖有效時(shí)存在一個(gè)時(shí)鐘上升沿，對秒信號作如下改進(jìn)： 輸入信號clka 由時(shí)序脈沖發(fā)生器產(chǎn)生，輸出信號clk 作為365進(jìn)制計數器的時(shí)鐘。輸入輸出波形關(guān)系如圖 6所示。 圖6 置數電路波形圖 3.2 可編程芯片EPM7128SLC84-15內部電路 本部分采用層次結構的設計，由底層到頂層將復雜的電路模塊化，最后生成一個(gè)頂層模塊。圖7 表示內部電路的層次結構。 圖7 層次結構圖 最底層的四個(gè)模塊分別包含四部分較復雜的電路，將四個(gè)模塊分為兩組，又生成較高層的模塊t1和t2，模塊t1和t2最終生成最頂層的模塊。采取模塊化設計的優(yōu)點(diǎn)在于可以由底層到頂層對每一個(gè)模塊分別進(jìn)行仿真，有利于各個(gè)模塊間時(shí)序的配合。 （1）t2模塊 365進(jìn)制計數器 該部分電路由九個(gè)十進(jìn)制同步計數器 74LS162級聯(lián)而成，稱(chēng)為計數鏈,生成的模塊形式如圖 8所示。 圖8 計數器模塊 function ImgZoom(Id)//重新設置圖片大小 防止撐破表格 { var w = $(Id).width; var m = 650; if(w 緩沖電路 它的功能是將計數器輸出的5組時(shí)間信號以B碼的格式交替輸出。緩沖電路生成的模塊如圖 9所示。 圖9 緩沖電路模塊圖 為簡(jiǎn)單起見(jiàn)，用VHDL語(yǔ)言描述如下: t2模塊是由計數器和緩沖電路合成的較高層的模塊。這個(gè)模塊的功能是置數后計數器從此時(shí)刻開(kāi)始按秒計數，將時(shí)間信號以B碼的格式并行輸出。兩個(gè)模塊的連接情況如圖10所示，t2模塊如圖 11 所示。 圖10 t2模塊內部電路 圖11 t2模塊 （2）t1模塊 并串轉換電路 由于B碼是串行碼，須將t1模塊輸出的并行數據進(jìn)行并串轉換。并串轉換電路生成的模塊如圖 12 所示。 圖12 并串轉換電路模塊 function ImgZoom(Id)//重新設置圖片大小 防止撐破表格 { var w = $(Id).width; var m = 650; if(w 時(shí)序脈沖發(fā)生器 該部分電路主要由七個(gè)脈沖分配器相級聯(lián)和一些邏輯門(mén)控制組成。完成的主要功能有：產(chǎn)生B碼的3種脈沖形式；提供計數器的時(shí)鐘--"S"信號；提供緩沖電路中計數器的時(shí)鐘--周期100ms；提供并串轉換電路的置位信號。時(shí)序脈沖發(fā)生器生成的模塊如圖 13所示。 圖13 時(shí)序脈沖發(fā)生器模塊 t1模塊是并串轉換電路和時(shí)序脈沖發(fā)生器合成的較高層的模塊。這個(gè)模塊的功能是將t2模塊輸出的并行時(shí)間碼串行輸出，由時(shí)序脈沖發(fā)生器輸出各種控制信號對串行碼控制輸出B碼的三類(lèi)脈沖，同時(shí)輸出t2模塊所需的各類(lèi)時(shí)鐘信號。并串轉換電路模塊和時(shí)序脈沖發(fā)生器模塊的連接情況見(jiàn)圖14，t1模塊見(jiàn)圖 15。 圖14 t1模塊內部電路 圖15 t1模塊 （3）t3模塊 t3模塊是由t1、t2兩個(gè)模塊構成的最頂層的模塊，其內部連接如圖16所示。 圖16 t3模塊內部電路圖 由圖16可見(jiàn)，t3模塊（圖17）將所有內部電路集成，整個(gè)電路只有32個(gè)輸入端，3個(gè)輸出端。將t3模塊直接燒入可編程芯片即可。 圖17 t3模塊 function ImgZoom(Id)//重新設置圖片大小 防止撐破表格 { var w = $(Id).width; var m = 650; if(w 3.3 碼合成電路 可編程芯片輸出了組成B碼的3個(gè)分信號，經(jīng)過(guò)1個(gè)或門(mén)后將3個(gè)信號合成了B碼信號，如圖18所示。 圖18 合成B碼波形圖 結語(yǔ) 本設計的難點(diǎn)在于如何正確地安排好芯片內部各個(gè)模塊之間的時(shí)序。該B碼源通過(guò)解調之后能夠顯示正確的時(shí)間，達到了很好的效果。該B碼源最大的特點(diǎn)是電路非常簡(jiǎn)單，可靠性較高。通過(guò)可編程芯片高度集成了一個(gè)系統，克服了以往B碼源電路復雜的缺點(diǎn)。 |
