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目前，正弦波信號發(fā)生器技術(shù)正逐漸成熟，各種直接數字頻率合成器(DDS)集成電路如AD9850等已得到廣泛應用；FPGA方面也已經(jīng)有相關(guān)的DDS設計。但DDS專(zhuān)用芯片還很少見(jiàn)。本文介紹了一種工作頻率為25 MHz、可進(jìn)行異步串行通信、頻率相位可調的3路正弦波信號發(fā)生器專(zhuān)用芯片的設計方法。 本設計采用OR1200處理器作為主控制器，通過(guò)Wishbone總線(xiàn)將3個(gè)DDS模塊、UART控制器模塊、片內RAM模塊連接到系統中，構建出一個(gè)硬件平臺；然后對OR1200進(jìn)行軟件編程，使UART控制器接收專(zhuān)用芯片外部異步串口傳送的數據，將這些數據進(jìn)行處理后傳送到DDS模塊相應寄存器，從而產(chǎn)生特定頻率相位的正弦波信號；最后將程序固化到片內RAM中，在FPGA上實(shí)現多路正弦波信號發(fā)生器專(zhuān)用芯片的設計。 1 理論分析 直接數字頻率合成技術(shù)是20世紀60年代末出現的第三代頻率合成技術(shù)。該技術(shù)從相位概念出發(fā)，以Nyquist時(shí)域采樣定理為基礎，在時(shí)域中進(jìn)行頻率合成。DDS頻率轉換速度快、頻率分辨率高，并在頻率轉換時(shí)可保持相位的連續，因而易于實(shí)現多種調制功能。DDS是全數字化技術(shù)，其幅度、相位、頻率均可實(shí)現程控，并可通過(guò)更換波形數據靈活實(shí)現任意波形。本設計實(shí)現頻率相位可控的正弦波輸出。所用DDS IP軟核原理框圖如圖1所示(未給出時(shí)鐘和復位信號)。 圖1中，ftw_i為頻率控制字，phase_i為相位控制字，ampl_o為正弦波信號幅度輸出，phase_o為正弦波信號相位輸出。本設計中頻率控制字的位寬為32位，選用的ROM波形數據為10×10結構，因此相位控制字的位寬為10位，正弦波幅度輸出位寬也為10位。 圖1中第1個(gè)加法器和第1個(gè)單位延時(shí)電路構成相位累加器。它在時(shí)鐘的控制下以步長(cháng)ftw_i做累加，輸出的N位二進(jìn)制碼與M位相位控制字phase_i相加作為波形ROM的地址。由于在ROM中存取的是1/4周期的正弦波形數據，因此，根據正弦波不同的象限，由相位控制字的2個(gè)最高有效位(MSB)來(lái)控制是否對波形ROM地址進(jìn)行移位或者對幅度輸出進(jìn)行反相，最終輸出10位的正弦波數字信號。 頻率相位值從UART串口輸入，OR1200處理器根據式(1)和式(2)對數據進(jìn)行處理得出頻率相位控制字，賦給相應DDS模塊的頻率相位寄存器，從而輸出特定頻率相位的正弦波信號。 2 專(zhuān)用芯片硬件設計 2.1 專(zhuān)用芯片總體結構設計 正弦波信號發(fā)生器專(zhuān)用芯片的結構框圖如圖2所示。Wishbone總線(xiàn)是整個(gè)硬件平臺的系統總線(xiàn)，OR1200處理器的數據BIU(Bus Interface Unit)和指令BIU作為Wishbone總線(xiàn)的主設備，UART控制器、3個(gè)DDS模塊以及FPGA片上RAM作為Wishbone總線(xiàn)的從設備，它們通過(guò)Wishbone總線(xiàn)連接到系統中。OR1200是整個(gè)硬件平臺的主控制器，控制該專(zhuān)用芯片配置數據的讀入與轉換。UART控制器模塊主要實(shí)現該專(zhuān)用芯片與外部異步串口的通信，負責讀入配置數據。3個(gè)DDS模塊是產(chǎn)生正弦波信號的核心模塊，根據頻率控制字和相位控制字產(chǎn)生特定頻率相位的正弦波信號。FPGA片上RAM作為該專(zhuān)用芯片的片內RAM，系統軟件要固化在RAM中。OR1200處理器、Wishbone總線(xiàn)、UART控制器模塊及片內RAM模塊的時(shí)鐘直接連到外部時(shí)鐘源上，3個(gè)DDS模塊的時(shí)鐘由外部時(shí)鐘源通過(guò)PLL倍頻得到。本專(zhuān)用芯片為低電平復位。 2.2 OR1200處理器 OpenRISC1200處理器(簡(jiǎn)稱(chēng)OR1200)是Opencores組織發(fā)布維護的基于GPL并屬于OpenRISC1000序列的一款RISC處理器。OR1200是32位RISC，它具有哈佛結構、5級整數流水線(xiàn)，支持虛擬內存(MMU)，帶有基本的DSP功能，并且外部數據和地址總線(xiàn)接口符合Wishbone標準。 OR1200通用框架由CPU/DSP核心、直接映射的數據Cache、直接映射的指令Cache、基于DTLB的Hash表的數據MMU和指令MMU、電源管理單元及接口、Tick定時(shí)器，調試單元及開(kāi)發(fā)接口、中斷控制器和中斷接口、指令及數據Wishbone主機接口組成。 2.3 片內RAM設計 片內RAM由Altera公司的EDA工具QuartusII中MegaWizard Plug-In Manager…生成。它為單端口RAM，數據總線(xiàn)32位，大小為8 KB。編寫(xiě)的固化軟件程序編譯鏈接后轉換為hex格式，在RAM初始化時(shí)固化到其中。由QuartusII生成的片內RAM模塊不具有Wishbone接口，本設計為其添加了1個(gè)Wishbone總線(xiàn)接口。 2.4 DDS模塊 DDS模塊也是Opencores上的開(kāi)源IP軟核，沒(méi)有標準的Wishbone接口模塊，本設計為DDS模塊添加了1個(gè)Wishbone總線(xiàn)接口。該DDS模塊主要有兩類(lèi)配置數據：頻率控制字和相位控制字。給DDS模塊加入2個(gè)硬件寄存器DDS_FTW和DDS_PHASE，利用這2個(gè)寄存器來(lái)控制連接到Wishbone總線(xiàn)接口上的輸出數據是頻率控制字還是相位控制字。 2.5 UART控制器模塊 UART控制器模塊是Opencores上符合工業(yè)標準16550A的開(kāi)源IP核。該IP核的設計采用Wishbone總線(xiàn)接口規范，支持可選擇的32位數據模式和8位數據模式；使用FIFO操作實(shí)現，寄存器及所實(shí)現的具體功能符合NS16550A標準。在本設計中，UART控制器的波特率默認值為9 600 b/s，UART控制器模塊用于與專(zhuān)用芯片外部UART串口通信，通過(guò)URXD引腳接收外部串口數據，通過(guò)UTXD向外部串口發(fā)送數據。 2.6 Wishbone總線(xiàn)主從設備分配 Wishbone總線(xiàn)仲裁采用Opencores上開(kāi)源軟核wb_conmax，為8×16結構，即在該Wishbone總線(xiàn)模塊中可以使用8個(gè)主設備和16個(gè)從設備。本系統中，OR1200的指令和數據單元為Wishbone總線(xiàn)的主設備；片內RAM模塊、URAT控制器模塊以及3個(gè)DDS模塊為Wishbone總線(xiàn)的從設備。 根據各子模塊在Wishbone總線(xiàn)上的位置和wb_conmax的邏輯實(shí)現，相應從設備的地址分配如下： 片內RAM ： 0x00000000 DDS1 ： 0x10000000 DDS2 ： 0x20000000 DDS3 ： 0x30000000 UART ： 0x90000000 2.7 頂層模塊設計 本系統頂層模塊例化各子模塊，采用Wishbone總線(xiàn)接口技術(shù)將各個(gè)子模塊集成在一起，為每個(gè)子模塊分配時(shí)鐘和復位信號，實(shí)現硬件平臺的總體設計。設計中所用FPGA開(kāi)發(fā)板的時(shí)鐘為50 MHz，OR1200處理器時(shí)鐘為25 MHz，Wishbone總線(xiàn)時(shí)鐘為25 MHz，3個(gè)DDS模塊時(shí)鐘為100 MHz。其他模塊的時(shí)鐘都為25 MHz，設計中所用時(shí)鐘都是通過(guò)FPGA芯片中的PLL分頻及倍頻實(shí)現的。正弦波專(zhuān)用芯片的時(shí)鐘設為各模塊時(shí)鐘的最小值(25 MHz)，3個(gè)DDS模塊的100 MHz時(shí)鐘通過(guò)PLL倍頻實(shí)現。各模塊的復位信號由頂層模塊統一分配。 3 專(zhuān)用芯片固化程序設計 正弦波信號發(fā)生器專(zhuān)用芯片的固化程序主要包括UART控制器初始化程序和串口數據處理程序兩部分：UART控制器初始化程序初始化UART控制器中的各個(gè)寄存器，使該控制器能夠正常工作。串口數據處理程序采用查詢(xún)方式接收串口數據，將接收到的數據賦給相應寄存器變量，根據式(1)和式(2)進(jìn)行計算，得到3路DDS模塊的頻率控制字和相位控制字，其固化程序流程圖如圖3所示。固化程序首先初始化OR1200處理器的各個(gè)寄存器，然后對UART控制器進(jìn)行初始化，最后循環(huán)處理串口數據。 3.1 UART控制器初始化程序 UART控制器中的寄存器都是8位或16位，通過(guò)對UART控制器的寄存器賦值來(lái)初始化UART控制器。上電復位后UART控制器的初始化工作包括： (1)清空接收和發(fā)送FIFO。 (2)清零接收和發(fā)送移位寄存器。 (3)關(guān)閉中斷。 (4)設置Line控制寄存器為8個(gè)數據位、1個(gè)停止位、無(wú)奇偶校驗的通信模式。 (5)讀取Line控制寄存器的值，將其最高位置1，允許Divisor鎖存器存��；通過(guò)設置Divisor鎖存器的值設置波特率為9 600 b/s；將LCR賦回原值。 3.2 串口數據處理程序 正弦波信號發(fā)生器專(zhuān)用芯片從外部串口接收到的數據分為3類(lèi)：相位、頻率選擇信號，相位或頻率值，3路正弦波選擇信號。固化程序定義了1個(gè)32位的數據寄存器變量和1個(gè)8位狀態(tài)寄存器變量。串口數據處理程序采用查詢(xún)方式接收串口數據，接收到的前4個(gè)數據進(jìn)行相應轉換后賦給數據寄存器變量，第5個(gè)數據放入狀態(tài)寄存器變量中，作為相位信號、頻率選擇信號和3路正弦波選擇信號。若為相位信號，則將數據寄存器變量中的數據與0x3ff相“與”，然后根據式(2)得到相位控制字；若為頻率信號，則根據式(1)得到頻率控制字。最后根據這個(gè)信號將數據寄存器變量中的值送入相應的DDS模塊硬件寄存器中(DDS_FTW和DDS_PHASE)。 在FPGA上實(shí)現了一個(gè)多路正弦波信號發(fā)生器專(zhuān)用芯片的設計。本設計在友晶公司的DE2-70開(kāi)發(fā)板上進(jìn)行了驗證，使用開(kāi)發(fā)板上3路10位視頻數字信號轉模擬信號的控制芯片ADV7123作為D/A轉換芯片，最后得到3路頻率相位可調的正弦波信號。該正弦波信號發(fā)生器專(zhuān)用芯片通過(guò)串口控制，而未來(lái)的設計中可以擴展數字按鍵控制或者觸摸屏控制，不使用外部主控MCU也可以產(chǎn)生特定頻率相位的正弦波信號。 |
