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近年來(lái)，隨著(zhù)集成芯片制造技術(shù)的發(fā)展，可編程邏輯器件（PLD）在速度和集成度兩方面得到了飛速提高。由于它具有功耗低、體積小、集成度高、速度快、開(kāi)發(fā)周期短、費用低、用戶(hù)可定義功能及可重復編程和擦寫(xiě)等許多優(yōu)點(diǎn)，應用領(lǐng)域不斷擴大，越來(lái)越多的電子系統開(kāi)始采用可編程邏輯器件來(lái)實(shí)現數字信號處理，從而使通用DSP芯片難于完成的一些時(shí)序組合邏輯和某些簡(jiǎn)單的大運算量的數學(xué)計算得以實(shí)現。繼QuickLogic和XILINX分別開(kāi)發(fā)了內含嵌入式FIR core的CPLD之后，ALTERA公司又推出了新一代可編程邏輯器件Stratix系列，其性能完全滿(mǎn)足高速數字信號算是系統的設計要求。 1 Stratix系列器件的主要特性 同其它含有嵌入式FIR core的CPLD相比較，Stratix系列CPLD采用了1.5V內核，0.13μm全銅工藝，由QuartusII 2.0以上版本軟件支持，可以重復編程，通過(guò)JTAG接口或者EPROM加載程序，內部有DSP模塊、PLL、大帶寬高速I(mǎi)/O接口和大容量存儲模塊。主要內部資源參見(jiàn)表1。 表1 Stratix器件內部資源表 該系列CPLD主要特點(diǎn)包括： ·高性能體系：Stratix系列器件的新結構采用了DitrectDriveTM技術(shù)和快速連續MultiTrackTM互聯(lián)技術(shù)。MultiTrackTM互聯(lián)技術(shù)可以根據走線(xiàn)不同長(cháng)度進(jìn)行優(yōu)化，改善內部模塊之間的互聯(lián)性能。Altera公司特有的DirectDriveTM技術(shù)保證片內所有的函數可以直接連接使用同一布線(xiàn)資源。這兩種技術(shù)與QuartusII 2.0以上版本軟件提供的LogicLock(tm)功能相結合，便于進(jìn)行模塊化設計，簡(jiǎn)化了系統集成。Stratix系統器件片內的全局和本地時(shí)鐘資源提供了多達40個(gè)獨立的系統時(shí)鐘，有利于實(shí)現最豐富的系統性能；全新的布線(xiàn)結構，分為三種長(cháng)度的行列布線(xiàn)，在保證延時(shí)可預測的同時(shí)，增加了布線(xiàn)的靈活性。 ·大容量存儲資源：Stratix器件中的TriMatrix存儲結構具有高達10Mbit的RAM和高達12Tbps的峰值存儲帶；有三種不的嵌入存儲模塊類(lèi)型，它們都具有混合寬度和混合時(shí)鐘模式嵌入移位寄存器功能，可用于多種不同的場(chǎng)合： 512bit M512模塊（512×1bit到32×18bit）：512位模塊加上校驗，可用于接口速率適配的FIFO。 4Kbit M4K模塊（4096×1bit到128×36bit）：4K位模塊加上校驗，可用于小型數據塊存儲和多通道I/O協(xié)議。 512Kbit MegaRAM模塊（64K×9bit到4K×144bit）：512K位RAM加上校驗，可用于存儲大型數據塊或者Nios TM嵌入式處理器軟核代碼等。 其中，4Kbit M4K模塊和512Kbit MegaRAM模塊支持完全的雙端口模式。所有存儲資源分布在整個(gè)器件中，設計者可根據設計的存儲器類(lèi)型和容量大小，通過(guò)Altera Quartus II軟件的MegaFunction函數，靈活選擇不同參數，配置成特定存儲容量的RAM、DPRAM、FIFO等特殊模塊。 ·高帶寬DSP模塊：Stratix DSP模塊包括硬件乘法器、加法器、減法器、累加器和流水線(xiàn)寄存器。各個(gè)功能單元之間有專(zhuān)用的走線(xiàn)，具有針對Stratix器件內部大量存儲器的專(zhuān)用存儲器結構接口，因此通過(guò)優(yōu)化設計，DSP模塊可提供高達2.0GMACS的DSP性能，并且具有盡可能小的布線(xiàn)擁塞。 Altera Quartus II軟件的MegaFunction提供了多種DSP模塊操作模式。每一DSP模塊可針對不同的應用，通過(guò)選擇合適的DSP模塊操作模式，實(shí)現8個(gè)9×9位乘法器、4個(gè)18×18位乘法器或一個(gè)36×36位乘法器。當配置為36×36位乘法器模式時(shí)，DSP模式還可實(shí)現浮點(diǎn)算法。專(zhuān)用的乘法器電路支持帶符號和不帶符號乘法操作，并可在不帶來(lái)任何精度損失的情況下，動(dòng)態(tài)地在兩種運算之間切換。 Stratix器件的DSP模塊提供了高于DSP處理器的數據處理能力，并且更為靈活和經(jīng)濟。每一Stratix DSP模塊可提供多達8個(gè)運行在250MHz的并行乘法器，數據吞吐能力高達2GMACS。最大的Stratix器件EP1S125包括28個(gè)DSP模塊，可完成高達224個(gè)并行乘法操作，并提供56GMACS的總線(xiàn)數據吞吐能力；而傳統的DSP處理器最多僅可同時(shí)進(jìn)行8個(gè)并行乘法操作，數據吞吐量也只有8.8GMACS。除了DSP模塊中的專(zhuān)用乘法器以外，還可利用邏輯單元（LE）實(shí)現乘法器和DSP功能。例如，可在Stratix器件中利用大約9600個(gè)邏輯單元實(shí)現一個(gè)256階FIR濾波器。Stratix系列的EP1S120包括大約114140個(gè)邏輯單元，可以容納11個(gè)這樣的濾波器。每一濾波器可運行在200MHz，這意味著(zhù)通過(guò)利用LE可提供563GMACS的器件總吞吐能力。結合DSP模塊提供的56GMACS數據吞吐能力，Stratix器件可提供高達620GMACS的數據總吞吐能力。因此Stratix器件適用于大數據量數字信號處理。 ·支持多種I/O標準和高速接口：Stratix器件支持現有和將來(lái)的多種高速接口，如SFI-4、SPI-4、HyperTransport和RapidIO；多種高速外部存儲器件接口，如DDR SDRAM/SDR SDRAM、ZBT、QDR、QDRII和DDR SRAM/DDR FCRAM；也支持多種單端和差分I/O標準，如LVDS、HyperTransport、LVPECL、PCML、SSTL和STL，能夠在不同接口電平和協(xié)議下高速傳送數據。典型的True-LVDSTM專(zhuān)用電路包括SERDES電路、差分I/O緩沖器、數據定位電路和精確調整時(shí)鐘數據關(guān)系的鎖相環(huán)（PLL），具有840Mbps性能，提供很高的數據吞吐能力，能夠確保數據在所需的高比特率下可靠地傳送和接收。 ·時(shí)鐘管理功能：每個(gè)Stratix器件有多達12個(gè)PLL和40個(gè)全局，采用全功能的嵌入式鎖相環(huán)（PLL）管理片內和片外時(shí)鐘，可以進(jìn)行頻率合成、倍頻、分頻、調整相位和延遲。Stratix器件提供了兩種PLL：增強型PLL支持外部時(shí)鐘反饋、時(shí)鐘轉換、PLL重置、可編程帶寬等功能；快速型PLL用于優(yōu)化高速差分I/O端口和全局時(shí)鐘，實(shí)現最豐富的系統性能。 ·終端技術(shù)：Stratix器件的片內終端技術(shù)提供了串行、并行、差分、單端片內端接電阻，實(shí)現了驅動(dòng)阻抗匹配，減小了傳輸終端反射，改善了信號的完整性，提高了差分和單端I/O傳輸信號的質(zhì)量和可靠性。同時(shí)，由于去除了多個(gè)分立終端電阻，減少了部件數量，從而減小了印刷電路板的復雜性，優(yōu)化了印刷電路板的布局和布線(xiàn)。 ·NiosTM軟核嵌入處理器：NiosTM軟件嵌入式處理器為Stratix、APEX等高端CPLD設計，可以實(shí)現SOPC（System-on-a-Progamable-Chip）集成。它提供了16位專(zhuān)用指令集、ALU、同步地址發(fā)生器、16或32bit數據總線(xiàn)、各種外設（如定時(shí)器、SRAM、FLASH）和接口（如UART、PIO、SPI、PWM、SDRAM接口和IDE硬盤(pán)控制器等），把微處理器的優(yōu)點(diǎn)和PLD異常強大的DSP處理器功能結合在一起。DSP設計者采用Stratix DSP模塊和Nios軟核處理器，可以充分利用高性能DSP模塊和軟核處理器為軟件算法實(shí)現所需的控制邏輯，通過(guò)硬件CPLD完成軟件DSP算法。 ·器件配置和遠程系統升級：配置了差錯恢復電路，確保了遠程可靠、安全地系統升級和差錯修復。如果恢復電路在重配置錯誤時(shí)，差錯恢復電路將安全地回到初始的設置。 2 Stratix器件的典型應用 在高速信號處理系統中，通用DSP已經(jīng)無(wú)法滿(mǎn)足實(shí)時(shí)性、快速性的要求。設計者經(jīng)常采用DSP+CPLD的結構，將任務(wù)分解成DSP完成的計算方式及控制結構比較復雜的信號處理算法和CPLD完成的時(shí)序組合邏輯及某些簡(jiǎn)單的運算，從而使系統處理能力顯著(zhù)提高。采用Stratix器件設計了高速數字信號預處理模塊。 2.1 Stratix器件應用設計 高速數字信號預處理模塊用于對原始數據進(jìn)行濾波降采樣處理，達到降低采樣率、減少數據量、提高系統實(shí)時(shí)性的目的。具體結構如圖2所示。原始數據通過(guò)FPDP端口接收并經(jīng)過(guò)大容量DPRAM，并通過(guò)PCI總線(xiàn)送回主機，進(jìn)行現場(chǎng)數據保存；另一方面拋棄輔助數據，提取真實(shí)數據包后，傳送到降抽樣濾波器，其結果由通用浮點(diǎn)DSP芯片ADSP21160讀取，通過(guò)特有的Link Port傳送到主處理板。所有FIFO、DPRAM、DSP模塊均使用EP1S25內部資源。這種CPLD+DSP的混合結構設計可以同時(shí)具有DSP運算能力強和EP1S25速度高、資源豐富、設計靈活的特點(diǎn)，能適應大數據流的處理。 2.2 FIR濾波器仿真設計和參數計算 設計的核心部分是基于Stratix EP1S25設計的兩個(gè)結構相同的低通濾波器，分別對I/Q兩路原始數據進(jìn)行濾波處理，使得其帶寬降低。為了選取適當的濾波器階數，必須在濾波效果和運算量之間進(jìn)行折中。單純從濾波效果的角度講，濾波器階數越高，越能逼近理想的矩形通帶，提高抽樣后信號的信噪比。但是階數越高，運算量就越大，因此必須限制濾波器的階數。綜合考慮EP1S25中DSP模塊數量與信號指標要求，即可確定濾波器的階數。完成分析之后，在MATLAB下計算濾波器的參數，然后將參數歸一化，重新分析濾波器性能是否滿(mǎn)足要求。歸一化后的參數可以直接作為FIR濾波器參數供CPLD設計使用。 2.3 基于CPLD的抽樣FIR濾波器的結構設計 基于CPLD設計的FIR濾波器結構可以采用以下幾種類(lèi)型：直接型FIR濾波器、倒置型FIR濾波器和降抽樣型FIR濾波器。直接型FIR濾波器是CPLD實(shí)現FIR濾波器的最常用結構，來(lái)源于FIR公式的推導，是一種常見(jiàn)的模型�？紤]到FIR的參數是對稱(chēng)的，可以采用對稱(chēng)的直接型結構。倒置型FIR濾波器是直接型FIR濾波器的變形，與直接型不同之處在于：直接型的加乘器是完全對稱(chēng)的，在設計中，可以統一的加法器、乘法器后插入緩存器，對計算結果進(jìn)行暫存，實(shí)現對數據的流水處理；而倒置型不具備這個(gè)特點(diǎn)，它的乘加器運算必須在一個(gè)時(shí)鐘周期內完成，否則運算錯誤。降抽樣型FIR濾波器，在結構上類(lèi)似于直接到FIR的并聯(lián)，與前面兩種濾波器的最大不同之處是邊濾波邊抽樣。 前兩種FIR濾波器通常用于串行輸入數據的情況下。直接型由于對稱(chēng)結構，可以采用流水調度，所以工作頻率很高，但是數據延遲比較大，40階的濾波器可以達到20個(gè)時(shí)鐘周期，控制比較復雜；倒置型結構的優(yōu)點(diǎn)是沒(méi)有數據延遲，控制簡(jiǎn)單，但是工作頻率很低，與CPLD的乘加器性能有關(guān)；降抽樣型FIR濾波器適用于輸入數據是壓縮數據的情況，即輸入的數據由多個(gè)原始數據組成，可以避免數據拆包重組和濾波后的抽樣，便于CPLD設計，最大的特點(diǎn)是可以在較低的時(shí)間頻率下完成濾波抽樣，不會(huì )造成數據的積累。從結構上分析，降抽樣型FIR濾波器和直接型類(lèi)似，也存在控制復雜的問(wèn)題。 2.4 降抽樣型FIR濾波器的仿真結果 設計中通過(guò)調用Altera Quartus II軟件的MegaFunction中的乘加器實(shí)現了一個(gè)32階降抽樣FIR濾波器。通過(guò)仿真，該濾波器完成對輸入的4096點(diǎn)數據流的濾波和1/4降抽樣的實(shí)時(shí)處理，只需要1024個(gè)時(shí)鐘周期，輸出延遲10個(gè)時(shí)鐘周期，處理速度大大高于通用DSP，仿真的最高工作頻率fmax達到了132MHz。在系統實(shí)際測試中，CPLD的最高工作頻率fmax超80MHz，數據吞吐量達到2560Mbit/s。 采用Stratix系列的EP1S25設計的高速數字信號預處理模塊，在實(shí)驗中，EP1S25承擔了70%的運算量，使系統達到了實(shí)時(shí)數字信號處理的要求。實(shí)驗同時(shí)證明，采用基于CPLD的FIR濾波器和高性能DSP+CPLD的混合結構，可以同時(shí)具有DSP軟件算法編程方便和CPLD結構靈活配置、適合固定算法的特點(diǎn)，對不同的算法都有較強的適應能力。 |
