勇敢的芯伴你玩轉Altera FPGA連載25：組合邏輯與時(shí)序邏輯

1.jpg

         數字電路按照邏輯功能一般可以分為組合邏輯和時(shí)序邏輯。組合邏輯不含有任何用于存儲比特信號的電路，它的輸出只和當前電路的輸入有關(guān)，如前面（圖3.12）所列舉的加法器的電路。時(shí)序邏輯可以含有組合邏輯，并且一定有用于存儲比特信號的電路（一般為寄存器），時(shí)序邏輯的輸出值不僅和當前輸入值有關(guān)，一般也和電路的原有狀態(tài)相關(guān)。

         如圖3.16所示，同樣是簡(jiǎn)單的與非門(mén)電路，左側為組合邏輯，右側則為時(shí)序邏輯。

2.jpg

圖3.16 組合邏輯與時(shí)序邏輯電路

         如圖3.17所示，以上面的組合邏輯和時(shí)序邏輯電路為例，輸入信號x和y為隨機信號，組合邏輯的輸出信號z1在輸入x和y發(fā)生變化并滿(mǎn)足邏輯變化條件時(shí)立刻發(fā)生變化，當然了，這個(gè)變化在實(shí)際電路中也有一定的延時(shí)。而在時(shí)序邏輯中，該實(shí)例除了組合邏輯滿(mǎn)足條件外，只有在時(shí)鐘信號clk的每個(gè)上升沿輸出z2才會(huì )發(fā)生變化。這里有一個(gè)細節大家也需要注意，x和y的組合邏輯輸出值在時(shí)鐘上升沿到來(lái)的前后的某段時(shí)間內（即建立時(shí)間和保持時(shí)間）必須是穩定的，否則有可能鎖存到不穩定的值（即亞穩態(tài)）。

3.jpg

圖3.17 波形輸入與輸出示例

         通過(guò)這個(gè)簡(jiǎn)單的例子，我們大致可以了解組合邏輯和時(shí)序邏輯的特點(diǎn)。一般而言，他們存在以下的區別：

●  組合邏輯的輸出與輸入直接相關(guān)，時(shí)序邏輯的輸出和原有狀態(tài)也有關(guān)。

●  組合邏輯立即反應當前輸入狀態(tài)，時(shí)序邏輯還必須在時(shí)鐘上升沿觸發(fā)后輸出新值。

●  組合邏輯容易出現競爭、冒險現象，時(shí)序邏輯一般不會(huì )出現。

●  組合邏輯的時(shí)序較難保證，時(shí)序邏輯更容易達到時(shí)序收斂。

●  組合邏輯只適合簡(jiǎn)單的電路，時(shí)序邏輯能夠勝任大規模的邏輯電路。