|
勇敢的芯伴你玩轉Altera FPGA連載78：FPGA片內ROM實(shí)例之功能概述 特權同學(xué)，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1i5LMUUD 
該工程實(shí)例內部系統功能框圖如圖9.18所示。我們通過(guò)IP核例化一個(gè)ROM，定時(shí)遍歷讀取其所有地址的數據。通過(guò)QuartusII集成的在線(xiàn)邏輯分析儀SignalTap II，我們可以觀(guān)察ROM的讀時(shí)序。
圖9.18 ROM實(shí)例功能框圖 本實(shí)例工程模塊層次如圖9.19所示。
圖9.19 ROM實(shí)例模塊層次 在頂層模塊cy4.v代碼中，可以查看其RTL Schematic如圖9.20所示。cy4.v模塊主要定義接口信號以及對各個(gè)子模塊進(jìn)行互聯(lián)。pll_controller.v模塊例化PLL IP核，產(chǎn)生FPGA內部其它邏輯工作所需的時(shí)鐘信號clk_25m和復位信號sys_rst_n；rom_test.v模塊例化FPGA片內ROM，并產(chǎn)生FPGA片內ROM讀地址，定時(shí)遍歷讀取ROM中的數據；此外，圖中未示意，該工程實(shí)例還包括了SignalTapII的IP核模塊，該模塊引出ROM的讀取信號總線(xiàn)，可以在線(xiàn)查看ROM讀取時(shí)序。
圖9.20 ROM實(shí)例模塊互聯(lián)接口 |
