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勇敢的芯伴你玩轉Altera FPGA連載83：FPGA片內RAM實(shí)例之功能概述 特權同學(xué)，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1i5LMUUD 
該工程實(shí)例內部系統功能框圖如圖9.37所示。我們通過(guò)IP核例化一個(gè)RAM，定時(shí)遍歷寫(xiě)入其所有地址的數據，然后再遍歷讀出所有地址的數據。通過(guò)Quartus II中集成的在線(xiàn)邏輯分析儀SiganlTapII，我們可以觀(guān)察FPGA片內RAM的讀寫(xiě)時(shí)序。
圖9.37 RAM實(shí)例功能框圖 本實(shí)例工程模塊層次如圖9.38所示。
圖9.38 RAM實(shí)例模塊層次 |
