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勇敢的芯伴你玩轉Altera FPGA連載85：FPGA片內RAM實(shí)例之RAM配置 特權同學(xué)，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1i5LMUUD 
在RAM的第一個(gè)配置頁(yè)面中（即“ParameterSettings à Widths/Blk Type/Clks”頁(yè)面），如圖所示進(jìn)行配置，這里設置RAM的位寬為8bits，深度為32個(gè)words。其他設置如圖9.41使用默認設置。
圖9.41 RAMWidths/Blk Type/Clks配置頁(yè)面 如圖9.42所示，第二個(gè)配置頁(yè)面（即“ParameterSettings à Regs/Clken/Byte Enable/Aclrs”頁(yè)面）勾選“’q’ output port”。
圖9.42 RAM Regs/Clken/Byt Enable/Aclrs配置頁(yè)面 其他幾個(gè)頁(yè)面使用默認設置，最后我們在Summary頁(yè)面中，如圖9.43所示，確保勾選上ram_controller_inst.v文件的選項，該文件是這個(gè)IP核的例化模板。
圖9.43 RAMSummary配置頁(yè)面 點(diǎn)擊“Finish”完成IP核的配置。 如圖9.44所示，我們可以在文件夾“…/ip_core/ram”下查看生產(chǎn)的IP核相關(guān)源文件。
圖9.44 RAM IP源文件所在文件夾 例化模板ram_controller_inst.v打開(kāi)如圖9.45所示，復制到工程源碼中，對“( )”內的“*_sig”信號接口更改并做好映射，就可以將其集成到我們的設計中。
圖9.45 RAM IP核例化模板 如圖9.46代碼所示，在我們的設計中，我們將RAM的時(shí)鐘（clock）、地址（address）、寫(xiě)入數據（data）、寫(xiě)數據使能信號（wren）和讀出數據（q）分別映射連接。
圖9.46 RAM IP核在實(shí)際代碼中的例化 |
