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勇敢的芯伴你玩轉Altera FPGA連載87：FPGA片內RAM實(shí)例之FPGA在線(xiàn)調試 特權同學(xué)，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1i5LMUUD 
連接好下載線(xiàn)，給CY4開(kāi)發(fā)板供電。 點(diǎn)擊菜單“Tools à SignalTap II Logic Analyzer”，進(jìn)入邏輯分析儀主頁(yè)面。 在右側的“JTAG ChinaConfiguration”窗口中，建立好USB Blaster的連接后，點(diǎn)擊“SOF Manager”后面的Programmer按鈕進(jìn)行下載。 如圖9.52所示，在“trigger”下面羅列了我們已經(jīng)添加好的需要觀(guān)察的信號，尤其是在ram_wren信號的TriggerConditions一列，我們設置了值上升沿，表示ram_wren上升沿時(shí)我們將觸發(fā)采集。另外，我們用鼠標點(diǎn)擊選中Instance下面的唯一一個(gè)選項，然后單擊InstanceManager后面的運行按鈕，執行一次觸發(fā)采集。
圖9.52 觸發(fā)信號 波形如圖9.53所示。兩組密密麻麻的數據，前面一組ram_wren拉高了，并且每個(gè)時(shí)鐘周期ram_addr都在變化，表示這是一組寫(xiě)入RAM不同地址的數據；而后面一組ram_wren為低電平，而ram_addr也一直在變化，表示讀出RAM不同地址的數據。
圖9.53 RAM寫(xiě)入數據波形 將寫(xiě)入的頭幾個(gè)數據放大，如圖9.54所示。這里01h地址寫(xiě)入數據56h；02h地址寫(xiě)入數據57h；03h地址寫(xiě)入數據58h；……。
圖9.54 RAM寫(xiě)入數據波形放大 將地址變化時(shí)，讀數據的時(shí)序放大，如圖9.55所示。和上一節ROM實(shí)例一樣，RAM的讀地址出現時(shí)，它所對應的數據也是滯后兩個(gè)時(shí)鐘周期出現。因此，這里01h地址對應的數據不是75h，而是56h;02h地址對應讀出數據57h；03h對應讀出數據58h；……。這和前面相應寫(xiě)入地址的數據是一致的。
圖9.55 RAM讀數據波形 |
