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在設計中，我們不斷的給目錄、源代碼、文件、函數、變量、參數、類(lèi)、封包進(jìn)行命名與定義。當一件工作需要進(jìn)行的次數非常之多，足以證明它是不可或缺的基本工作。我們一定要知道一點(diǎn)，基礎工作是整個(gè)項目的基石。忽視抑或是輕視基礎工作是一件非常錯誤的工作理念。我們需要用最嚴謹認真的態(tài)度去對待，同時(shí)作為回報，它將令你的作品顯得專(zhuān)業(yè)而優(yōu)雅。 我們以信號的定義為例來(lái)說(shuō)明這個(gè)問(wèn)題。先來(lái)看這么一組代碼： | 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 4344 45 464748 | always @(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt <= 0; end else if(add_cnt)begin if(end_cnt) cnt <= 0; else cnt <= cnt + 1; end end assign add_cnt = flag1||flag2 ; assign end_cnt = add_cnt && cnt==x-1 ; always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin flag1 <= 1'b0; end else if(en1)begin flag1 <= 1'b1; end else if(end_cnt)begin flag1 <= 1'b0; end end always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin flag2 <= 1'b1; end else if(en2)begin flag2 <= 1'b1; end else if(end_cnt)begin flag2 <= 1'b0; end end always @(*)begin if(flag1) x = 5; else if(flag2) x = 7; else begin x = 0; end end |
這組代碼的功能是當en1時(shí)計數5下；en2計數7下。在這組代碼中，en1時(shí)flag1拉高；end-cnt時(shí)flag1變低；en2時(shí)flag2拉高；end-cnt時(shí)flag2變低；也就是在flag1或者flag2時(shí)加一，然后用flag1和flag2分別區分計數5下和7下。 盡管能夠實(shí)現功能，但是在這組代碼中，存在信號定義不明確得現象。 flag1和flag2到底是什么意思？是表示flag1（flag2）時(shí)en1產(chǎn)生，還是en1（en2）時(shí)的計數狀態(tài)？為說(shuō)明這一點(diǎn)就得用到XXXXX (寫(xiě)加一條件時(shí)需要用到add_cnt = flag1||flag2)語(yǔ)句。 這里重申一下我們很重要的那條簡(jiǎn)單原則，一個(gè)代碼（信號）只做一件事且做好這件事！按照這個(gè)規則，思路就是這樣了：用一個(gè)信號flag1來(lái)表示計數狀態(tài)，另外一個(gè)信號flag2表示是由en1還是en2所產(chǎn)生。那么，加一與否的條件非常簡(jiǎn)單，就是是否處于工作狀態(tài)（flag1）；同理，計數5或者7下只需要使用flag2一個(gè)信號。那么代碼就會(huì )是這樣： | 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 3839 404142 43 44 45 | always @(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt <= 0; end else if(add_cnt)begin if(end_cnt) cnt <= 0; else cnt <= cnt + 1; end end assign add_cnt = flag1 ; assign end_cnt = add_cnt && cnt==x-1 ; always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin flag1 <= 1'b0; end else if(en1||en2 )begin flag1 <= 1'b1; end else if(end_cnt)begin flag1 <= 1'b0; end end always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin flag2 <= 1'b1; end else if(en1)begin flag2 <= 1'b0; end else if(en2)begin flag2 <= 1'b1; end end always @(*)begin if(flag==0) x = 5; else x = 7; end |
看到這里，也許有些朋友會(huì )覺(jué)得：好像區別沒(méi)那么大��？ok，我們假設一下，如果程序中不僅是是en1,en2，而是有en3,en4……enX，又或者將來(lái)需要維護和優(yōu)化，這兩者的區別將會(huì )天壤之別。 關(guān)于信號定義方面，《至簡(jiǎn)設計法》的作者潘文明給出了一個(gè)近乎完美的答案。例如在計數器代碼設計中的“架構八步法”，第一步就是明確定義信號，用具體、清晰且無(wú)疑異的語(yǔ)句，定義每個(gè)信號所要實(shí)現的功能，以及重點(diǎn)描述信號的變化情況。如下圖中的信號列表。 信號列表。(4)（用文字版） | 信號名 | | | | | | | | | | | | | | | 當vld=1時(shí)才有效，輸入報文頭指示信號 | | | | 當vld=1時(shí)才有效，輸入報文尾指示信號 | | | | | | | | | | | | | | | | 當vld=1時(shí)才有效，輸出報文頭指示信號 | | | | 當vld=1時(shí)才有效，輸出報文尾指示信號 | | | | | | | | | | | | |
從中可以看出，優(yōu)秀的 FPGA設計師一開(kāi)始就從頂層結構明確定義信號，將可能出現的混亂從根源上解決。這樣的思路和方法實(shí)在非常值得我們每一位從業(yè)者學(xué)習和借鑒。
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