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系統 IP 提供商 Arteris 公司（納斯達克股票代碼：AIP）今天宣布，正式推出用于SoC集成自動(dòng)化的最新一代Magillem Registers技術(shù)。該產(chǎn)品使設計團隊能夠實(shí)現軟硬件集成流程的自動(dòng)化，與公司自主研發(fā)的解決方案相比，可將開(kāi)發(fā)時(shí)間縮短 35%，并能幫助設計團隊應對設計復雜性的挑戰，釋放資源以推動(dòng)新的創(chuàng )新。 Magillem Registers 是一款全面的寄存器設計和管理產(chǎn)品，能夠精確地自動(dòng)化軟硬件接口（HSI），從而快速開(kāi)發(fā)從IoT設備到復雜的AI數據中心的多芯片系統級芯片（multi-die SoC）的芯片和芯粒。該產(chǎn)品可幫助芯片架構師、硬件設計師、固件工程師、驗證團隊和文檔團隊克服復雜性，滿(mǎn)足實(shí)時(shí)、高效的跨職能團隊溝通需求。它通過(guò)統一的規范和編譯流程降低了標準過(guò)時(shí)的風(fēng)險，從而生成精確的設計。 最新版的 Magillem Registers 以經(jīng)過(guò)硅驗證的 Magillem 5 和 CSRCompiler 技術(shù)為基礎，旨在通過(guò)提供集成的單一數據源基礎架構來(lái)規范、記錄、實(shí)現和驗證 SoC 地址映射，從而簡(jiǎn)化和優(yōu)化工作流程。這種方法通過(guò)促進(jìn)高效 IP 重用和確保相關(guān)設計團隊的一致性來(lái)提高生產(chǎn)率。憑借超過(guò)1,000 項語(yǔ)義和語(yǔ)法檢查，Magillem Registers可確保高質(zhì)量輸出，驗證第三方 IP、內部 IP 和整體系統集成，從而顯著(zhù)降低芯片流片失敗的風(fēng)險。此外，與手動(dòng)解決方案相比，智能自動(dòng)化功能可將 HSI 開(kāi)發(fā)時(shí)間減少 35%，使開(kāi)發(fā)團隊能夠自信地應對緊迫的項目期限。 最新版的本 Magillem Registers 在性能、容量、標準支持和易用性方面帶來(lái)了顯著(zhù)提升。與 Magillem 5 相比，它的性能提升高達 3 倍，可在幾分鐘內編譯數百萬(wàn)個(gè)寄存器，同時(shí)自動(dòng)生成可綜合的寄存器RTL 。它支持的設計規模增加了 5 倍，可以從小型設計無(wú)縫擴展到包含數百萬(wàn)個(gè)控制寄存器的超大型多芯片設計。 Magillem Registers廣泛支持行業(yè)標準，包括新增對 IEEE 1685-2022 (IP-XACT) 和 SystemRDL 2.0 的支持，同時(shí)兼容之前的版本。這增強了IP的重用性，擴大了與第三方 IP 供應商的兼容性，優(yōu)化了 SoC 集成。易用性的增強進(jìn)一步提高了團隊的工作效率，提供了一個(gè)快速、高度迭代的設計環(huán)境，包括簡(jiǎn)化輸入、直觀(guān)的文檔導航、可定制的工作流程等功能，并通過(guò)先進(jìn)的自動(dòng)化消除了重復性的耗時(shí)且易出錯的手動(dòng)任務(wù)。Magillem Registers 以卓越的效率和可擴展性滿(mǎn)足了現代設計環(huán)境日益增長(cháng)的需求。 “由于70%以上的芯片需要版本迭代，對SoC團隊來(lái)說(shuō)，有效解決軟硬件集成問(wèn)題已經(jīng)是一個(gè)相當大的挑戰，特別是隨著(zhù)AI邏輯注入所帶來(lái)的復雜性和芯片規模的增長(cháng)�！盇rteris總裁兼首席執行官K. Charles Janac表示，“開(kāi)發(fā)AI SoC 和 FPGA 成本高昂又耗時(shí)，因此自動(dòng)化效率對成本控制至關(guān)重要，我們最新發(fā)布的 Magillem Registers 可確保 SoC 工程生產(chǎn)率最大化，并顯著(zhù)降低項目風(fēng)險�！� Arteris的SoC集成自動(dòng)化產(chǎn)品，包括Magillem Registers，旨在通過(guò)自動(dòng)化應對復雜性，釋放團隊生產(chǎn)力，加快高質(zhì)量芯粒和SoC設計流程。欲了解更多信息，請訪(fǎng)問(wèn) arteris.com/magillem-registers。 |
