設計簡(jiǎn)介

Memory部分的電路板設計在系統設計中占有重要的地位，目前Memory速度被一再提升，DDR3的速度已經(jīng)高達1600Mbps，數據脈沖寬度只有625ps，對信號的質(zhì)量和時(shí)序都提出了更高的要求，同時(shí)也增加PCB設計需要考量的參數。 

線(xiàn)路板設計參數

該線(xiàn)路板設計采用Memory Down結構，一共4片SDRAM，設計速率1600Mbps，設計的走線(xiàn)阻抗控制，線(xiàn)寬線(xiàn)距以及等長(cháng)要求可以由SI仿真評估確定。

 1.等長(cháng)分組處理 

DDR設計采用分組等長(cháng)的策略，分組可以更好的控制時(shí)序要求，簡(jiǎn)化pcb layout難度，在pcb布線(xiàn)允許的情況下，也常常采用一起走做等長(cháng)的處理方法，結果是一致的。

2.SI仿真需要的DC,AC及時(shí)序參數 

下圖展示的DDR3 SDRAM在SI仿真處理中所需要的部門(mén)時(shí)序參數，DDR3部門(mén)的時(shí)序分析涉及參數較多，在高速度下，可以用于時(shí)序余量計算的時(shí)間余量很有限，所以每個(gè)參數都要慎重考慮。 

 3.時(shí)序計算參考 

DDR3在滿(mǎn)足信號質(zhì)量的前提下，還必須滿(mǎn)足時(shí)序要求。DDR3采用的是源同步系統，在工作時(shí)必須保證(DQ, DQS, Clock)、(Address/Command,Clock)、(Control,Clock)之間的時(shí)序關(guān)系，DDR3的時(shí)序余量分析是前期設計中很重要的一部分。 

項目挑戰

Memory高速電路板設計速度較高，客戶(hù)在所有的信號線(xiàn)上都添加了終結匹配電阻，由于板子區域有限，匹配電阻無(wú)法放到有效地區域(靠近驅動(dòng)端)，而且大大的增長(cháng)了PCB布線(xiàn)的長(cháng)度，0.4mm BGA管腳間距的PCB設計和生產(chǎn)加工難度很大。通過(guò)SI仿真評估，建議客戶(hù)拿掉DQ<31:0>上的所有匹配電阻，Wrtie時(shí)使用 DDR3的odt功能做信號匹配，Read時(shí)通過(guò)調節DDR3的輸出阻抗，做到自匹配，從而不僅有效的解決了線(xiàn)路板布線(xiàn)的難度，走線(xiàn)變短，同時(shí)也提升了整體信號的質(zhì)量。 

客戶(hù)反饋

目前此板 PCB設計、PCB制板、器件采購、PCBA貼片一次性成功。 

在SDRAM的clock pin處添加終結電阻，改善Clock的信號質(zhì)量。 

1.pcb layout布局圖 

2. address Group eyes

3.Control Group eyes

4.DQ Write eyes

5. DQ Read eyes

6.DQS Write eyes

7.DQS Read eyes