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引言 現代集成電路芯片中，隨著(zhù)設計規模的不斷擴大．一個(gè)系統中往往含有數個(gè)時(shí)鐘。多時(shí)鐘帶來(lái)的一個(gè)問(wèn)題就是，如何設計異步時(shí)鐘之間的接口電路。異步FIFO(First In First Out)是解決這個(gè)問(wèn)題的一種簡(jiǎn)便、快捷的解決方案。使用異步FIFO可以在兩個(gè)不同時(shí)鐘系統之間快速而方便地傳輸實(shí)時(shí)數據．在網(wǎng)絡(luò )接口、圖像處理等方面，異步FIFO都得到廣泛的應用。異步FIFO是一種先進(jìn)先出的電路，使用在數據接口部分，用來(lái)存儲、緩沖在兩個(gè)異步時(shí)鐘之間的數據傳輸。在異步電路中，由于時(shí)鐘之間周期和相位完全獨立，因而數據的丟失概率不為零。如何設計一個(gè)可靠性高、速度高的異步FIFO電路便成為一個(gè)難點(diǎn)。 1 異步FIFO的工作原理及邏輯框圖 本文根據實(shí)際工作的需要．給出了一種利用片內RAM構造FIFO器件的設計，重點(diǎn)強調了設計有效．可靠的握手信號FULL和EMPTY的方法。并在LATTICE公司的FPGA芯片LFXP2-5E上實(shí)現。LFXP2-5E屬于LATIICE公司XP2系列的一款，他采用優(yōu)化的FlexiFLASH結構。內部包含有基于查找表的邏輯、分布式和嵌入式存儲器，鎖相環(huán)(PLL)。工程預制的源同步I／0以及增強的SysDSP塊。有166Kbits的EBRSRAM。利用其內部的EBRSRAM可以實(shí)現一定容量的異步FIFO．而無(wú)需單獨購買(mǎi)FIF0器件。 由圖1可以看出：異步FIFO一般由四個(gè)模塊構成：數據存儲單元，寫(xiě)地址產(chǎn)生模塊，讀地址產(chǎn)生模塊，標志位產(chǎn)生模塊。整個(gè)系統分為兩個(gè)完全獨立的時(shí)鐘域—讀時(shí)鐘域和寫(xiě)時(shí)鐘域：在寫(xiě)時(shí)鐘域部分由寫(xiě)地址產(chǎn)生邏輯產(chǎn)生寫(xiě)控制信號和寫(xiě)地址：讀時(shí)鐘域部分，由讀地址產(chǎn)生邏輯產(chǎn)生讀控制信號和讀地址；在標志位產(chǎn)生模塊部分，由讀寫(xiě)地址相互比較產(chǎn)生空／滿(mǎn)標志。異步FIFO的操作過(guò)程為：在寫(xiě)時(shí)鐘的上升沿．當寫(xiě)使能有效時(shí)，將數據寫(xiě)入到雙口RAM中寫(xiě)地址對應的位置中：在讀時(shí)鐘的上升沿，當讀使能有效時(shí)。則按先進(jìn)先出順序讀出數據。在FIFO寫(xiě)滿(mǎn)或讀空的情況下。分別對滿(mǎn)標志FuLL或空標志EMPTY信號置位。來(lái)表示FIFO的兩種特殊狀態(tài)。 
圖1異步FIFO邏輯框圖 2 異步FIFO的VHDL實(shí)現讀時(shí)鐘 2．1 FIFO設計的難點(diǎn) 如何同步異步信號，使觸發(fā)器不產(chǎn)生亞穩態(tài)是設計異步FIFO的難點(diǎn)。國內外解決此問(wèn)題的較成熟辦法是對寫(xiě)地址膜地址采用格雷碼，本文也直接采用格雷碼。異步FIFO設計的另一個(gè)難點(diǎn)是如何判斷FIFO的空/滿(mǎn)狀態(tài)。為了保證數據正確的寫(xiě)入或讀出。必須保證異步FIFO在滿(mǎn)的狀態(tài)下．不能進(jìn)行寫(xiě)操作：在空的狀態(tài)下不能進(jìn)行讀操作。通常情況下將存儲器組織成一個(gè)環(huán)形鏈表。 滿(mǎn)/空標志產(chǎn)生的原則是：寫(xiě)滿(mǎn)不溢出．讀空不多讀。即無(wú)論在什么情況．都不應出現讀寫(xiě)地址同時(shí)對一個(gè)存儲器地址操作的情況。在讀寫(xiě)地址相等或相差一個(gè)或多個(gè)地址的時(shí)候，滿(mǎn)標志應該有效。表示此時(shí)FIFO已滿(mǎn)，外部電路應停止對FIFO發(fā)數據。在滿(mǎn)信號有效時(shí)寫(xiě)數據應根據設計的要求，或保持、或拋棄重發(fā)。同理，空標志的產(chǎn)生也是如此。為了更好的判斷滿(mǎn)／空標志。采用在FIFO原來(lái)深度的基礎上增加一位的方法，而由該位組成的格雷碼并不代表新的地址。也就是說(shuō)3位格雷碼可表示8位的深度，若再加一位最高位MSB，則這一位加其他三位組成的格雷碼并不代表新的地址，也就是說(shuō)格雷碼的0100表示7，而1100仍然表示7，只不過(guò)格雷碼在經(jīng)過(guò)一個(gè)以0位MSB的循環(huán)后進(jìn)入一個(gè)以1為MSB的循環(huán)，然后又進(jìn)入一個(gè)以0位MSB的循環(huán)。其他的三位碼仍然是格雷碼。舉例說(shuō)明：一個(gè)深度為8字節的FIFO怎樣工作(使用已轉換為二進(jìn)制的指針)，N=3，指針寬度為N+I=4。開(kāi)始rd_ptr_bin和wr_ptr_bin均為“0000”。此時(shí)FIFO中寫(xiě)入8個(gè)字節的數據。wr_ptr_bin=“1000",rd_ptr_bin=“0000”。當然，這就是滿(mǎn)條件�，F在，假設執行了8次的讀操作．使得rd_ptr_bin=“1000”，這就是空條件。另外的8次寫(xiě)操作將使wr_ptr_bin等于“0000”，但rd_ptr_bin仍然等于“1000”，因此，FIFO為滿(mǎn)條件。 由以上可知。滿(mǎn)標志的產(chǎn)生條件為：寫(xiě)指針趕上讀指針．即寫(xiě)滿(mǎn)后，又從零地址開(kāi)始寫(xiě)直到趕上讀指針，這時(shí)期讀寫(xiě)指針的最高位不同，其他位相同，這就是滿(mǎn)條件�？諛酥镜漠a(chǎn)生條件為：復位或者是讀指針趕上寫(xiě)指針．即在寫(xiě)指針循環(huán)到第二輪時(shí)讀指針趕上寫(xiě)指針，這時(shí)讀寫(xiě)指針的高低位均相同，這就是空條件。 2．2異步F1F0的VHDL語(yǔ)言實(shí)現 以下為本程序的核心部分 程序1格雷碼計數器的實(shí)現
3 仿真驗證 基于以上的分析結合實(shí)際本文構造了一個(gè)8192x8的FIFO，用MODELSIM進(jìn)行仿真。對該異步FIFO編寫(xiě)測試向量進(jìn)行仿真，如圖2所示。
圖2仿真波形圖 圖2中，WClk為寫(xiě)時(shí)鐘，Writeen_in為寫(xiě)使能，Full_out為滿(mǎn)信號，Data_in為數據入，RClk為讀時(shí)鐘，ReadEn_in為讀時(shí)能，Empty_out為空信號，Data_out為數據出，Clear_in為系統清零信號。上面部分為寫(xiě)地址產(chǎn)生模塊部分的信號波形，從圖2中可以 看出．在寫(xiě)時(shí)鐘的上升沿．在寫(xiě)時(shí)能為高有效期間擻據開(kāi)始輸入到RAM里面，而在讀時(shí)鐘的上升沿，在讀時(shí)能有效時(shí)，在本仿真時(shí)間的195ns處．開(kāi)始輸出數據。將程序下載到LATTICE公司的FPGA芯片中，經(jīng)過(guò)測試驗證，系統的時(shí)鐘頻率可達33MHz。 4 總結 本文主要研究了用FPGA芯片實(shí)現異步FIFO的一種方法。詳細闡述了空，滿(mǎn)標志信號的產(chǎn)生方法。按照以上思想所設計的異步FIFO已經(jīng)在實(shí)際電路中得到了應用。實(shí)踐證明他可以解決大多數異步FIFO電路常見(jiàn)的錯誤。同時(shí)增加了系統的可靠性和應用靈活性。 本文作者創(chuàng )新點(diǎn)：通過(guò)對FPGA芯片內部EBRSRAM的深入研究．提出了一種利用格雷碼對地址進(jìn)行編碼的異步FIFO設計方案。實(shí)踐證明．增加了系統可靠性和應用靈活性。 作者：許慶功 來(lái)源：《微計算機信息》(嵌入式與SOC)2009年第7-2期 |
