東芝將推出樣品交付周期較短的新款結構化陣列

發(fā)布時(shí)間:2013-2-19 10:30    發(fā)布者:eechina
關(guān)鍵詞: 結構化陣列 , BaySand
有助于縮短開(kāi)發(fā)時(shí)間,降低開(kāi)發(fā)成本

東芝公司已經(jīng)推出新款結構化陣列,能夠以較短的交付周期開(kāi)發(fā)并交付樣品,只需定制少許金屬掩膜設計層即可。

新陣列采用BaySand Inc.的授權技術(shù),只需定制少許金屬掩膜層即可打造出功能豐富的高性能、低功率片上系統(SoC)。憑借來(lái)自FPGA且經(jīng)驗證的RTL設計數據以及將樣品交付周期縮短為傳統特定用途集成電路(ASIC)的五分之一(最短只需五周),即可實(shí)現與FPGA兼容。還能以與FPGA相同的引腳布局交付樣品。另外,減少金屬掩膜層數還有利于大幅降低NRE成本。

新產(chǎn)品采用65nm工藝技術(shù)打造,另有40nm產(chǎn)品系列尚在開(kāi)發(fā)中。同樣處于開(kāi)發(fā)當中的還有針對各工藝打造的高速收發(fā)器產(chǎn)品。

主要特性
1. 能夠通過(guò)定制少許金屬掩膜層打造出功能豐富的高性能、低功率SoC。
2. 憑借來(lái)自FPGA且經(jīng)過(guò)驗證的RTL設計數據,就能以較短的交付周期(最短五周)交付樣品。
3. 由于與FPGA引腳布局兼容,因此就可使用現有電路板。

  
主要規格
工藝節點(diǎn)           65nm
邏輯門(mén)         最大3000萬(wàn)門(mén)
SRAM         最大20Mbit
I/O引腳         最大1200 I/O
(LVDS,DDR可用)
RTL交遞         可用
量產(chǎn)           2013年4月
         

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