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EDA大廠(chǎng)Synopsys(新思)日前向中國大陸市場(chǎng)推廣其最新的快速原型系統HAPS-60系列。該公司解決方案營(yíng)銷(xiāo)總監Lawrence Vivolo表示，由于采用賽靈思Virtex-6 LX760 40nm FPGA器件，新款快速原型設計系統能為SoC設計遞送協(xié)同仿真、基于事件的驗證和高速、高容量等新特性，而這些都是傳統原型系統所不具備的。 先進(jìn)節點(diǎn)工藝的采用和應用需求的提升使當前SoC/ASIC設計日益復雜。一方面，軟件開(kāi)發(fā)成本占整體系統開(kāi)發(fā)的比例增加之態(tài)勢，IBS預測在32納米節點(diǎn)芯片開(kāi)發(fā)中軟件開(kāi)發(fā)成本約占總開(kāi)發(fā)成本的70%之強，而硬件成本只占30%。同時(shí)，調研機構 Collett國際的數據顯示邏輯和功能實(shí)現過(guò)程中的確認Bug導致首次流片失敗的比例高達60%。因此，低成本的快速原型工具成為突破傳統開(kāi)發(fā)流程瓶頸的必要手段。 Lawrence Vivolo介紹，通過(guò)消化收購S(chǎng)ynplicity所獲得的技術(shù)與Synopsis仿真技術(shù)的結合，全面的HAPS-60快速原型系統的設計流程能加速芯片開(kāi)發(fā)前期的硬件調試和嵌入式軟件開(kāi)放，而使用戶(hù)在面市時(shí)間上具有更大優(yōu)勢。首先，HAPS原型產(chǎn)品可以令SoC開(kāi)發(fā)者節約4－6月的傳統原型搭建時(shí)間；HAPS-60中結合了仿真環(huán)境，因此在線(xiàn)仿真的實(shí)現能使恐怖的軟件仿真時(shí)長(cháng)大為縮短；而在HAPS-60中，System C和RTL混合使用的支持也有效提升軟件仿真和硬件調試的效率。 Lawrence Vivolo聲稱(chēng)，隨著(zhù)本土IC設計市場(chǎng)的興旺，快速原型工具除了令用戶(hù)具備開(kāi)發(fā)時(shí)間上的優(yōu)勢，成本風(fēng)險方面的減少將令其在中國本土IC設計中的需求顯著(zhù)增加。 在容量擴展方面，4器件的HAPS-64板擁有高達1800萬(wàn)ASIC門(mén)。據稱(chēng)，一般設計可采用3個(gè)原型板間的級聯(lián)，有經(jīng)驗的原型開(kāi)發(fā)工程師可能實(shí)現5個(gè)原型板的級聯(lián)，而無(wú)太明顯的性能下降。由于采用了HSTDM(高速時(shí)分復用)技術(shù)，器件間的數據率達到1Gpbs，和能自動(dòng)實(shí)現時(shí)間同步，整體性能也比前代HAPS-50產(chǎn)品擁有30%提升。據悉，目前4器件的HAPS-64已為該公司的特定用戶(hù)所采用，并將于今年7月面向大眾市場(chǎng)，雙器件的HAPS-62產(chǎn)品將在8月面市，而單器件的HAPS-61也會(huì )于年內推出。 作者：Raymond Su |
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