現在，人們需要采用一種創(chuàng )新型架構來(lái)管理數百Gbps的系統性能，以實(shí)現全線(xiàn)速下的智能處理能力，并擴展至Tb級性能和每秒10億次浮點(diǎn)運算水平。實(shí)現上述要求的必要條件并非僅僅是改善每個(gè)晶體管或系統模塊的性能，或者增加系統模塊數量這么簡(jiǎn)單，而是要從根本上提高通信、時(shí)鐘、關(guān)鍵路徑以及互連性能，以滿(mǎn)足行業(yè)新一代高性能應用（如下圖所示）對海量數據流和智能數據包、DSP或圖像處理等的要求。
圖1 ASIC級可編程架構的必備條件 UltraScale 架構通過(guò)在完全可編程的架構中應用最先進(jìn)的ASIC 技術(shù)，可應對上述這些挑戰。該架構能從20nm平面FET結構擴展至16nm鰭式FET晶體管技術(shù)甚至更高的技術(shù)，同時(shí)還能從單芯片擴展到3D IC。UltraScale架構不僅能解決系統總吞吐量擴展和時(shí)延方面的局限性，而且還能直接應對先進(jìn)工藝節點(diǎn)上的頭號系統性能瓶頸，即互連問(wèn)題。
圖2：ASIC級可編程架構的必備條件 UltraScale™架構具有無(wú)與倫比的高集成度、高容量和ASIC級系統性能，可滿(mǎn)足最嚴苛應用的要求。UltraScale架構經(jīng)過(guò)精調可提供大規模布線(xiàn)能力并且與Vivado®設計工具進(jìn)行了協(xié)同優(yōu)化，因此該架構的利用率達到了空前的高水平（超過(guò)90%），而且不會(huì )降低性能。 為您量身定做的新一代架構
賽靈思對UltraScale架構進(jìn)行了數百項設計提升，并將這些改進(jìn)實(shí)現有機結合，讓設計團隊能夠打造出比以往功能更強、運行速度更快、單位功耗性能更高的系統。 UltraScale架構與Vivado設計套件結合使用可提供如下這些新一代系統級功能： • 針對寬總線(xiàn)進(jìn)行優(yōu)化的海量數據流，可支持數Tb級吞吐量和最低時(shí)延 • 高度優(yōu)化的關(guān)鍵路徑和內置高速存儲器，級聯(lián)后可消除DSP和包處理中的瓶頸 • 增強型DSP slice包含27x18位乘法器和雙加法器，可以顯著(zhù)提高定點(diǎn)和IEEE 754標準浮點(diǎn)算法的性能與效率 • 第二代3D IC系統集成的晶片間帶寬以及最新3D IC寬存儲器優(yōu)化接口均實(shí)現階梯式增長(cháng) • 類(lèi)似于A(yíng)SIC的多區域時(shí)鐘，提供具備超低時(shí)鐘歪斜和高性能擴展能力的低功耗時(shí)鐘網(wǎng)絡(luò ) • 海量I/O和存儲器帶寬，用多個(gè)硬化的ASIC級100G以太網(wǎng)、Interlaken和PCIe® IP核優(yōu)化，可支持新一代存儲器接口功能并顯著(zhù)降低時(shí)延 • 電源管理可對各種功能元件進(jìn)行寬范圍的靜態(tài)與動(dòng)態(tài)電源門(mén)控，實(shí)現顯著(zhù)節能降耗 • 新一代安全策略，提供先進(jìn)的AES比特流解密與認證方法、更多密鑰模糊處理功能以及安全器件編程 • 通過(guò)與Vivado工具協(xié)同優(yōu)化消除布線(xiàn)擁塞問(wèn)題，實(shí)現了90%以上的器件利用率，同時(shí)不降低性能或增大時(shí)延 系統設計人員將這些系統級功能進(jìn)行多種組合，以解決各種問(wèn)題。下面的寬數據路徑方框圖可以很好地說(shuō)明這一問(wèn)題。
圖3：海量數據流挑戰 圖中，高速數據流（Tbps級的匯聚速率）從左側進(jìn)入再從右側流出�？赏ㄟ^(guò)運行速度為數Gbps的高速SerDes收發(fā)器進(jìn)行I/O傳輸。一旦以數Gbps速度傳輸的串行數據流進(jìn)入芯片，就必須扇出，以便與片上資源的數據流、路由和處理能力相匹配。新一代系統要求使用極高的數據速率，因此時(shí)鐘歪斜、大量總線(xiàn)布置以及系統功耗管理方面的挑戰會(huì )達到令人生畏的程度。 UltraScale架構提供類(lèi)似ASIC時(shí)鐘功能 多虧UltraScale 架構提供類(lèi)似ASIC的多區域時(shí)鐘功能，使得設計人員現在可以將系統級時(shí)鐘放在整個(gè)晶片的任何最佳位置上，從而使系統級時(shí)鐘歪斜降低多達50%。將時(shí)鐘驅動(dòng)的節點(diǎn)放在功能模塊的幾何中心并且平衡不同葉節點(diǎn)時(shí)鐘單元(leaf clock cell)的時(shí)鐘歪斜，這樣可以打破阻礙實(shí)現多Gb系統級性能的一個(gè)最大瓶頸。UltraScale架構的類(lèi)似ASIC時(shí)鐘功能消除了時(shí)鐘放置方面的一切限制并且能夠在系統設計中實(shí)現大量獨立的高性能低歪斜時(shí)鐘資源，而這正是新一代設計的關(guān)鍵要求之一。這是與前幾代可編程邏輯器件所采用的時(shí)鐘方案的最大不同之處，而且實(shí)現了重大改進(jìn)。 新一代路由：從容應對海量數據流挑戰 UltraScale架構的新一代互連功能與Vivado軟件工具進(jìn)行了協(xié)同優(yōu)化，在可編程邏輯布線(xiàn)方面取得了真正的突破。賽靈思將精力重點(diǎn)放在了解和滿(mǎn)足新一代應用對于海量數據流、多Gb智能包處理、多Tb吞吐量以及低時(shí)延方面的要求。通過(guò)分析我們得出一個(gè)結論，那就是在這些數據速率下，互連問(wèn)題已成為影響系統性能的頭號瓶頸。 我們來(lái)做個(gè)類(lèi)比。位于市中心的一個(gè)繁忙十字路口，交通流量的方向是從北到南，從南到北，從東到西，從西到東，有些車(chē)輛正試圖掉頭，所有交通車(chē)輛試圖同時(shí)移動(dòng)。這樣通常就會(huì )造成大堵車(chē)�，F在考慮一下將這一十字路口精心設計為現代化高速公路或主干道，情況又會(huì )如何。道路設計人員設計出了專(zhuān)用坡道（快行道），用以將交通流量從主要高速路口的一端順暢地疏導至另一端。交通流量可以從高速路的一端全速移動(dòng)到另一端，不存在堵車(chē)現象。下面的兩幅圖說(shuō)明了這一觀(guān)點(diǎn)：
賽靈思為UltraScale架構加入了類(lèi)似的快速通道。這些新增的快速通道可供附近的邏輯單元之間傳輸數據，盡管這些單元并不一定相鄰，但它們仍通過(guò)特定的設計實(shí)現了邏輯上的連接。這樣，UltraScale架構所能管理的數據量就會(huì )呈指數級上升，如下圖所示。
通過(guò)UltraScale架構提供的高布線(xiàn)效率從根本上完全消除了布線(xiàn)擁塞問(wèn)題。結果很簡(jiǎn)單：只要設計合適，布局布線(xiàn)就沒(méi)有問(wèn)題。這樣也使器件利用率達到90%以上，且不降低性能或增加系統時(shí)延。 下面的這兩幅圖顯示出UltraScale架構以及Vivado設計套件的相應改進(jìn)對于系統性能和器件利用率的改善效果。與競爭產(chǎn)品PLD 架構相比，UltraScale架構將利用率和性能提升到了全新的高度，無(wú)需像PLD架構那樣為了實(shí)現設計目標，不得不在利用率、性能、時(shí)延和延長(cháng)布局布線(xiàn)時(shí)間等方面進(jìn)行權衡取舍。
圖4 ：UltraScale架構在不降低性能的前提下提供高利用率 圖4中左圖的藍綠色區域表示：如果系統設計適合使用UltraScale器件，那么就可以布線(xiàn)，而且不受設計復雜性和器件利用率方面的制約。左圖中的灰色區域表明Vivado設計套件在任何利用率水平下的運行速度都比競爭設計工具快2至12倍。兩幅圖的藍綠色區域都表明Vivado 設計套件是唯一可以在高器件利用率條件下對大型復雜系統設計進(jìn)行布局布線(xiàn)的工具。同時(shí)，右圖的灰色區域顯示采用Vivado設計套件創(chuàng )建出設計的速度在任何利用率等級下都比競爭產(chǎn)品快25%。UltraScale架構可支持海量數據流與布線(xiàn)，Vivado設計套件與之結合使用，能夠在競爭產(chǎn)品無(wú)法企及的設計空間內提供更高的系統性能。 UltraScale架構3D集成可增強所有功能 最新Virtex UltraScale和Kintex UltraScale系列成員產(chǎn)品能使賽靈思第二代3D IC架構中的連接功能資源數量及相關(guān)晶片間帶寬實(shí)現階梯式增長(cháng)。布線(xiàn)、帶寬和最新3D IC大容量存儲器優(yōu)化接口容量的顯著(zhù)增加能確保新一代應用在極高的利用率水平下實(shí)現目標性能。 實(shí)現快速、智能處理 從噪聲中提取更多信號，創(chuàng )建更加逼真的畫(huà)面，以及應對無(wú)止境的數據包流量增長(cháng)，所有這些都在對智能處理性能提出更高要求。與此同時(shí)，還要將成本控制在規定的預算范圍內，這樣就給設計帶來(lái)了諸多實(shí)際限制。簡(jiǎn)言之，市場(chǎng)需要以更少的成本實(shí)現更高的系統性能，這是大多數電子產(chǎn)業(yè)永恒不變的趨勢。而賽靈思的UltraScale器件非常適合滿(mǎn)足這些多元化的設計要求。 最新的27x18位乘法器和雙加法器以及關(guān)鍵路徑優(yōu)化功能顯著(zhù)提升了定點(diǎn)和IEEE 754標準浮點(diǎn)算法的性能與效率。UltraScale架構能夠讓雙精度浮點(diǎn)運算的資源利用率實(shí)現1.5倍的效率提升，并具有更多的DSP資源數量，因此可以滿(mǎn)足新一代應用在TMAC處理性能和集成方面的要求，并實(shí)現最優(yōu)價(jià)格點(diǎn)。 UltraScale架構經(jīng)過(guò)專(zhuān)門(mén)優(yōu)化，可解決以數百Gbps速率運行的包處理功能有關(guān)的關(guān)鍵路徑瓶頸問(wèn)題，這些功能包括：誤差校正與控制（ECC）、循環(huán)冗余校驗（CRC）以及前向糾錯（FEC）。增強型DSP子系統，與硬化的100 GbE MAC和Interlaken接口以及賽靈思SmartCore 包處理與流量管理IP完美結合在一起，采用最佳封裝，能夠實(shí)現線(xiàn)速高達數百Gbps的包處理功能。 提供海量I/O和存儲器帶寬 UltraScale架構能在顯著(zhù)增強高速SerDes收發(fā)器性能的同時(shí)大幅降低其功耗。Virtex UltraScale器件采用可支持5 Tbps以上串行系統帶寬的新一代SerDes（收發(fā)器）。ASIC級SerDes的靈活性要高于早期器件中的SerDes，同時(shí)保留了前代產(chǎn)品可靠的自適應均衡功能（自動(dòng)增益控制、連續時(shí)間線(xiàn)性均衡、判定反饋均衡以及sliding 滑動(dòng)DFE）。賽靈思的自適應均衡功能可將誤碼率維持在無(wú)法察覺(jué)的水平（<10 17）并允許UltraScale SerDes直接驅動(dòng)每秒高達數GHz的高速背板。 賽靈思UltraScale架構集成了多個(gè)DDR3/4-SDRAM存儲控制器以及硬化的DDR物理層（PHY）片上模塊，從而將存儲器接口功能推向一個(gè)全新高度。UltraScale器件包含： • 更多SDRAM控制器 • 更廣泛的SDRAM端口 • 更快的存儲器端口 硬化的SDRAM PHY模塊與軟核PHY相比能夠將讀取時(shí)延降低30%，同時(shí)它具有控制DDR4 SDRAM的能力，可將外部存儲器功耗降低20%以上。 片上模塊RAM（BRAM）經(jīng)重新構建后可與系統中其它可編程模塊性能相匹配并降低功耗。利用新的架構特性，設計人員無(wú)需使用其它片上布線(xiàn)或邏輯資源就能高效創(chuàng )建出大規�？焖賀AM陣列和FIFO。 UltraScale架構滿(mǎn)足新一代系統的系統級功耗要求 每一代All Programmable邏輯器件系列都能顯著(zhù)降低系統級功耗，UltraScale架構正是建立在這一傳統優(yōu)勢之上。低功耗半導體工藝以及通過(guò)芯片與軟件技術(shù)實(shí)現的寬范圍靜態(tài)與動(dòng)態(tài)電源門(mén)控可將系統總功耗降低至賽靈思7系列FPGA（業(yè)界最低功耗的All Programmable器件）的一半。
圖5：采用UltraScale架構實(shí)現最低總功耗 降低功耗對設計人員來(lái)說(shuō)意味著(zhù)兩件事：（1）更低的功耗預算和散熱管理要求；（2）更高的速度。這兩點(diǎn)對滿(mǎn)足新一代應用不斷提高的要求極為重要。 UltraScale的IP保護與防篡改安全功能 賽靈思的安全解決方案與創(chuàng )新產(chǎn)品已經(jīng)歷了五代以上的發(fā)展，UltraScale All Programmable架構在這一基礎上引入了多種增強型安全特性，可對載入器件內的IP提供更強的保護并實(shí)現防篡改功能，繼續保持著(zhù)延續賽靈思在安全解決方案領(lǐng)域的領(lǐng)先地位。UltraScale 架構在安全性方面的改進(jìn)包括：更強大更先進(jìn)的AES比特流解密與認證方案；更多密鑰模糊處理功能；確保在編程過(guò)程中無(wú)法對加密密鑰進(jìn)行外部訪(fǎng)問(wèn)。這樣就能得到穩定可靠的業(yè)界領(lǐng)先解決方案，滿(mǎn)足不斷變化的新一代安全要求。 UltraScale與Vivado協(xié)同優(yōu)化 = 成功保障 要為最嚴苛的應用提供前所未有的集成度、容量和ASIC級系統性能，并實(shí)現90%以上的空前器件利用率且不降低性能，這就需要采用業(yè)界獨有的SoC增強型設計環(huán)境。 Vivado設計套件是一款全新的SoC增強型設計環(huán)境，最初針對賽靈思7系列器件推出，主要用于未來(lái)十年的All Programmable器件（例如UltraScale架構）。Vivado能解決可編程系統集成與實(shí)現方面的關(guān)鍵設計瓶頸，其生產(chǎn)力相對同類(lèi)競爭開(kāi)發(fā)環(huán)境提高了四倍。 要實(shí)現新一代設計提出的超高性能、集成度以及結果質(zhì)量目標，就需要采用全新的器件布局布線(xiàn)方案。傳統FPGA布局布線(xiàn)工具依靠模擬退火作為主要的布局優(yōu)化算法，無(wú)法顧及擁塞程度或總導線(xiàn)長(cháng)度等全局設計指標。要實(shí)現具備多Tb性能的設計，需要采用寬總線(xiàn)而且要求時(shí)鐘歪斜幾乎為零。因此，采用模擬退火這種不考慮總體導線(xiàn)長(cháng)度和擁塞情況的布局布線(xiàn)算法是絕對不可行的。 Vivado設計套件利用多變量成本函數找出最優(yōu)布局方案，這樣，設計人員就可以快速確定布線(xiàn)方案，并使器件利用率達到90%以上且不降低性能。與采用其他解決方案相比，這種方式的運行時(shí)間更短而且結果的變化程度也更小，這樣實(shí)現設計收斂所需的迭代次數就更少，并且性能和器件利用率都達到了業(yè)界前所未有的高水平。
UltraScale架構與工藝技術(shù) 工藝技術(shù)在任何芯片架構中都是一個(gè)重要的考慮因素，賽靈思UltraScale架構可以支持多種工藝技術(shù)。賽靈思與臺積(TSMC)合作推出的28nm HPL（低功耗高性能）工藝技術(shù)是賽靈思7系列All Programmable器件能夠取得巨大成功的主要因素。憑借之前合作所取得的經(jīng)驗，賽靈思與臺積又開(kāi)發(fā)出了20nm 20SoC平面工藝技術(shù)，用以支持預計將于2013年推出的第一代賽靈思UltraScale All Programmable器件。 然而，賽靈思設計UltraScale架構還有另一個(gè)目的，那就是充分利用繼20SoC之后的工藝節點(diǎn)16FinFET所提供的更高的性能、容量和節電性能。 另外，在賽靈思“FinFast”開(kāi)發(fā)計劃（該計劃匯集了賽靈思和臺積的優(yōu)秀工程設計人才）的支持下，賽靈思UltraScale架構和Vivado 設計套件針對臺積 16FinFET工藝技術(shù)進(jìn)行了協(xié)同優(yōu)化。這樣，賽靈思與臺積將于2014年推出第二代UltraScale All Programmable器件芯片。 結論 為了實(shí)現數百Gbps的系統級性能，實(shí)現全線(xiàn)速智能處理，并擴展至Tbps和每秒10億次的浮點(diǎn)運算水平，我們需要采用一種全新的架構方案。賽靈思根據新一代高性能系統需求已經(jīng)開(kāi)發(fā)出了新一代UltraScale 架構和Vivado設計套件。UltraScale架構能提供ASIC級的系統性能，滿(mǎn)足最嚴苛的新一代應用要求：即實(shí)現海量I/O和存儲器帶寬、海量數據流、極高的DSP與包處理性能，并在不影響性能的前提下實(shí)現超過(guò)90%的前所未有的器件利用率。 UltraScale是業(yè)內首款在A(yíng)ll Programmable架構中應用最前沿ASIC架構增強功能的產(chǎn)品，能夠從20nm平面FET擴展到16nm 鰭式FET，甚至更先進(jìn)的技術(shù)，此外還能從單芯片電路擴展至3D IC。 通過(guò)整合臺積的先進(jìn)技術(shù)并與Vivado新一代設計套件實(shí)現協(xié)同優(yōu)化，賽靈思提前一年實(shí)現同類(lèi)競爭產(chǎn)品1.5倍至2倍的系統級性能與集成度。這相當于我們比競爭對手領(lǐng)先整整一代。 如需了解有關(guān)賽靈思UltraScale架構的更多信息，敬請訪(fǎng)問(wèn)china.xilinx.com/ultrascale。 |
