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新增自動(dòng)化UltraFast設計方法和OpenCL硬件加速功能，可有效加速7系列和UltraScale All Programmable器件的運行時(shí)間，提供更佳的結果質(zhì)量 （QoR）和更強大的OpenCL內核支持，并實(shí)現自動(dòng)化的UltraFast設計方法 賽靈思公司（Xilinx）今天宣布推出Vivado設計套件2014.1版，這是業(yè)界唯一一款SoC增強型開(kāi)發(fā)環(huán)境。該版本增加了UltraFast設計方法的自動(dòng)化功能，讓所有器件的運行時(shí)間平均縮短達25%，性能提升5%。此外，2014.1版本還在Vivado HLS（高層次綜合)中新增了OpenCL內核硬件加速功能。 目前已有2,500多家客戶(hù)接受了UltraFast設計方法的培訓，UltraFast設計方法視頻教程也有30,000次觀(guān)看。賽靈思將不斷提高該設計方法的知名度和采用度，旨在提高設計人員的生產(chǎn)力。用UltraFast設計方法，設計團隊可將設計收斂從此前的數月縮短到數周。 現在全新第二版本Vivado設計套件2014.1中的UltraFast設計方法， 新增了Vivado對 28nm 7系列和20nm UltraScale 器件的支持。UltraScale架構在全面可編程架構的基礎上采用業(yè)界領(lǐng)先的ASIC技術(shù)，實(shí)現了數百Gbps的系統級性能，能以各種線(xiàn)路速率智能處理，從而將速率擴展到了Tb甚至TFLOP級水平。新版設計方法還包括使用了Cadence、Mentor Graphics和Synopsys流程的高層次綜合、部分重配置以及驗證工具。 增強工具功能 用UltraFast設計方法是提高生產(chǎn)力的最佳實(shí)踐方法，關(guān)鍵在于是否用正確的方法來(lái)制定設計約束以加快時(shí)序收斂。利用最新發(fā)布的交互式時(shí)序約束向導，Vivado設計套件 2014.1版能自動(dòng)生成“生成即保證正確”的約束。該向導內置的智能功能可通過(guò)查詢(xún)Vivado設計數據庫，抽取時(shí)鐘結構和通常來(lái)源于IP重用的現有約束，然后指導用戶(hù)正確約束設計其它部分。 Vivado設計套件 2014.1版本還配套推出了最新賽靈思Tcl商店，設計人員可自行發(fā)布和分享合格腳本，用以執行有用功能并提高生產(chǎn)力。在Vivado集成設計環(huán)境中即可可訪(fǎng)問(wèn)Tcl商店，該商店提供有開(kāi)源腳本庫，設計人員使用這些腳本執行的功能可擴展Vivado設計套件的核心功能，而工具專(zhuān)家則能分享代碼，以提高更大用戶(hù)群的設計效率。今天宣布推出的Tcl應用能提供定制報告、分析、優(yōu)化、工具流程控制和各種設計修改。 Vivado高層次綜合 Vivado HLS目前用于無(wú)線(xiàn)、醫療、國防和消費類(lèi)等應用的高級算法中，用于加速I(mǎi)P創(chuàng )建、它可讓賽靈思All Programmable器件直接運用C、C++和System C規范，無(wú)需手動(dòng)創(chuàng )建RTL。Vivado IP Integrator和Vivado HLS結合使用能大幅降低開(kāi)發(fā)成本，相對于RTL而言能降低多達15倍。 隨著(zhù)Vivado設計套件 2014.1版的推出，Vivado HLS現在能為OpenCL內核提供早期試用支持。OpenCL為編寫(xiě)在不同異構平臺上執行的內核提供了框架和語(yǔ)言，現在能無(wú)縫轉換為運行于賽靈思All Programmable器件上的IP。此外，Vivado設計套件 2014.1版借助最新線(xiàn)性代數庫還可將Vivado HLS擴展用于各種信號處理應用，從而快速生成C/C++算法IP，滿(mǎn)足Cholesky分解、奇異值分解(SVD)、QR因式分解和矩陣乘法等函數需求。 供貨情況 即日起，用戶(hù)即可登錄：china.xilinx.com/download，下載Vivado設計套件 2014.1版本。所有 賽靈思SDK (軟件設計套件)和賽靈思IP軟件相關(guān)更新， 請參考相關(guān) 發(fā)布說(shuō)明 。 另歡迎注冊觀(guān)看Vivado設計套件在線(xiàn) 培訓 課程，充分利用 UltraFast設計方法 和基于Vivado設計套件的 目標參考設計 ，快速提高設計生產(chǎn)力。 |
