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引言 隨著(zhù)網(wǎng)絡(luò )的迅速發(fā)展，對安全性的需要越發(fā)重要。然而，盡管網(wǎng)絡(luò )技術(shù)進(jìn)步很快，安全性問(wèn)題仍然相對落后，并且在很多情況下只能靠虛擬私人網(wǎng)VPN和防火墻。因虛擬私人網(wǎng)是構建在Internet外部結構上的，必須采取某些措施保證安全性問(wèn)題。一種方法是使用因特網(wǎng)協(xié)議安全性(IPSec)標準。IPSec是一組協(xié)議，它在IP協(xié)議層提供安全保密的通信。IPSec協(xié)議有通道和傳輸兩種通信模式，為了保證在高速通信中的數據安全，在設計中使用硬件加速來(lái)實(shí)現IPSec中的加密和認證。IPSec中的加密部分使用三重DES算法，或使用RC5、IDEA、Blowfish和CAST-128等算法作為加密手段。在IPSec協(xié)議中認證使用SHA-1和MD5單向散列函數算法實(shí)現，通過(guò)使用FPGA高速實(shí)現SHA-1消息認證算法。 SHA-1算法介紹 安全散列算法SHA(Secure Hash Algorithm，SHA)是美國國家標準和技術(shù)局發(fā)布的國家標準FIPS PUB 180-1，一般稱(chēng)為SHA-1。其對長(cháng)度不超過(guò)264二進(jìn)制位的消息產(chǎn)生160位的消息摘要輸出，步驟如下。 首先填充消息使其長(cháng)度恰好為一個(gè)比512的倍數僅小64位的數。填充方法是附一個(gè)1在消息后面，后接所要求的多個(gè)0，然后在其后附上64位的消息長(cháng)度(填充前)，使消息長(cháng)度恰好是512位的整數倍。 5個(gè)32位變量，用十六進(jìn)制表示初始化。然后開(kāi)始算法的主循環(huán)，一次處理512位消息，循環(huán)次數是消息中512位分組的數目。 先把這五個(gè)變量復制到另外的變量中，A到a，B到b，C到c，D到d，E到e。 主循環(huán)有4輪，每輪20次操作，每次操作對a、b、c、d、e中的3個(gè)進(jìn)行一次非線(xiàn)性運算，后進(jìn)行移位和加運算，運算的過(guò)程見(jiàn)圖1。a、b、c、d和e分別加上A、B、C、D和E，然后用下一數據分組繼續運行算法。最后的輸出由A、B、C、D和E級聯(lián)而成。 SHA-1算法的FPGA實(shí)現 實(shí)現SHA-1算法時(shí)，用軟件先對消息進(jìn)行預處理，使消息長(cháng)度恰好是512位的整數倍，再以FPGA實(shí)現對消息摘要計算的加速。 FPGA的編程一般用Verilog HDL或者VHDL進(jìn)行，本設計采用了VHDL語(yǔ)言對SHA-1算法進(jìn)行描述。SHA-1算法FPGA加速器實(shí)現分為兩大部分，分別是80個(gè)32位臨時(shí)值Wt(W0至W79)的生成，以及對32位臨時(shí)值Wt循環(huán)處理生成160位的消息摘要。圖2為將子分組Mj(0≤j≤15)變成80個(gè)32位Wt(Kt至W79)的電路框圖，在設計時(shí)，用512位寄存器和2個(gè)多路選擇器生成臨時(shí)值Wt(0≤t≤79)。 圖3中160位輸入數據緩沖器用來(lái)放置初始數據(5個(gè)32位變量A、B、C、D和E)，而F1234代表SHA-1算法中的4組非線(xiàn)性函數ft(X,Y,Z)，根據需要用多路選擇器Mux-1選擇其中一個(gè)(ft(X,Y,Z)=(X∧Y)∨((X)∧Z)，對于t=0至19；ft(X,Y,Z)=X臲臵，對于t=20至39；ft(X,Y,Z)=(X∧Y)∨(X∧Z)∨(Y∧Z)，對于t=40至59；ft(X,Y,Z)=X臲臵，對于t=60至79)，4個(gè)常數為Kt存在ROM中(即組件)，32×5加法器將5個(gè)32位數相加，為加快相加的計算速度使用先行進(jìn)位加法器來(lái)執行，具體連接結構見(jiàn)圖4。 采用Aldec公司的Active HDL V5.1對SHA-1算法進(jìn)行功能模擬，測試值和中間結果使用Crypto++中的庫函數的輸入值和運算結果，并使用這些測試值和中間結果對SHA-1算法的VHDL語(yǔ)言描述進(jìn)行驗證和查錯，經(jīng)驗證的SHA-1算法的VHDL語(yǔ)言描述使用Xilinx公司的ISE 4.1進(jìn)行邏輯綜合、映射、布局和布線(xiàn)，生成網(wǎng)表用于時(shí)序仿真，最后將bitstream文件下載FPGA器件上，完成設計開(kāi)發(fā)。 FPGA的外圍電路和控制軟件 將SHA-1算法的FPGA實(shí)現做在PCI卡(安全性算法協(xié)處理器)上，實(shí)現協(xié)議中的安全性算法。在安全性算法協(xié)處理器中，FPGA執行加密解密操作，PIC控制器(用Zenic公司的 ZEN7201AF)作為PIC總線(xiàn)與協(xié)處理器的接口，SRAM存置FPGA的配置數據，配置控制器 (用Xilinx公司的XC95108-7實(shí)現)輸出地址和數據信號對FPGA進(jìn)行配置，用Realtek公司的網(wǎng)絡(luò )控制器RTL8019AS實(shí)現PCI卡與網(wǎng)絡(luò )連接，協(xié)處理器的結構見(jiàn)圖5。 而FPGA的配置數據(加密算法的FPGA高速實(shí)現)放在硬盤(pán)上，通過(guò)操作系統BSD Unix 4.4中的PCI卡設備驅動(dòng)程序，經(jīng)由PCI總線(xiàn)下載到安全性算法協(xié)處理器的SRAM中，后用各種加密算法的配置數據對FPGA進(jìn)行配置，實(shí)現真正“現場(chǎng)可編程”，各種加密解密算法都可以通過(guò)FPGA的內部配置用硬件結構實(shí)現了。 在軟件控制方面，安全性算法協(xié)處理器驅動(dòng)程序是通過(guò)函數Sebsw_intr()直接控制協(xié)處理器，此函數有來(lái)自網(wǎng)絡(luò )控制器的中斷和來(lái)自操作系統內核的時(shí)鐘中斷兩個(gè)輸入；Sebsw_hdr_chk()檢驗消息包的頭部，如果發(fā)生硬件中斷，Sebsw_intr()調用Sebsw_hdr_chk()函數；函數ether_input()檢查接收到的數據類(lèi)型，將接收到的分組加入到隊列處理；函數ipinput()決定分組的最終地址，如果最終地址為本地地址，函數將分組傳給更上一層軟件，如果最終地址為非本地地址，則將分組傳給ip_forward()；函數ip_output()從收到的數據中生成IP數據包，然后Sebsw_start()將數據包傳給網(wǎng)絡(luò )控制器。軟件控制結構見(jiàn)圖6。 結束語(yǔ) 實(shí)驗結果表明，在FPGA的頻率為31.42MHz時(shí)，數據處理速度為214Mb/s，完全滿(mǎn)足設計要求。本設計是課題“因特網(wǎng)協(xié)議安全性(IPSec)標準FPGA高速實(shí)現”的一部分，設計中還將包括三重DES算法、IDEA算法、高級加密標準AES等。 參考文獻 1 Halevi, S. Krawczyk, H.,Public key cryptography andpassword protocols[J]. Proceedings of 5th ACM Conference on Computer and Communications Security, 1998 2 Botting, J.Security on the Internet:Authenticating the User[J]. Telecommunications, 1997 3 Schneier, B.. 應用密碼學(xué). 機械工業(yè)出版社,1999 4 Jennifer G. Steiner, Clifford Neuman, and Jerrfey I. Schiller. “Kerberos: An Authentication Service for Open Network Systems.” Proceedings of the 1988 USENIX Winter Conference, February 1988, Dallas, Texas, Pages 191-202 |
