大量verilog設計實(shí)例，均有原代碼

發(fā)布時(shí)間：2010-7-16 23:27    發(fā)布者：techieboy
關(guān)鍵詞： verilog , 實(shí)例
實(shí)例分為兩部分，第1部分連續輸入數據處理的電路設計是我們的課程設計，有詳細的設計過(guò)程（分析過(guò)程，數據流圖，以及狀態(tài)機、源代碼仿真和綜合電路圖），另一個(gè)是老師給的例題，有100多個(gè)例子，不過(guò)只有源代碼和題目�？偟膩�(lái)講連續輸入數據處理的電路設計設計不是很難。

verilog設計.rar (347.24 KB)
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wxj684 發(fā)表于 2010-8-13 21:53:14
謝謝提供下載學(xué)習
不野先生 發(fā)表于 2010-8-19 11:22:59
好值錢(qián)啊...........
erledelove111 發(fā)表于 2010-8-20 21:17:05
學(xué)習了  謝謝
icqw1983 發(fā)表于 2010-8-24 08:56:38
練習練習！
syylm 發(fā)表于 2010-9-6 16:39:22
謝謝分享！
youyou_zh 發(fā)表于 2010-9-8 21:19:41
好
mdtjason 發(fā)表于 2010-9-15 09:40:06
感謝分享~~
fengyxuey 發(fā)表于 2010-11-12 15:23:28
太好了 找好久了
月溪小談 發(fā)表于 2010-11-15 15:17:29
謝謝分享
zydhhkj 發(fā)表于 2010-11-30 10:14:32
非常感謝分享
hongsheng13 發(fā)表于 2010-12-31 15:38:40
謝謝了
驃騎大將軍 發(fā)表于 2011-1-13 18:28:30
謝謝啦！
hjhua_1984 發(fā)表于 2011-4-15 09:44:08
嗯，軟件編程需要實(shí)踐，學(xué)習了
hjhua_1984 發(fā)表于 2011-4-15 09:45:47
感謝分享
Rubby 發(fā)表于 2011-4-15 12:31:51
看起來(lái)不錯  謝謝
lz_study 發(fā)表于 2011-9-22 11:10:43
謝謝啊。
thebluesky 發(fā)表于 2011-11-27 17:11:46
看起來(lái)不錯，謝謝
rmd168 發(fā)表于 2018-3-24 13:17:12
看起來(lái)不錯，謝謝
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