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一、MicroBlaze的體系結構 MicroBlaze是基于Xilinx 公司FPGA 的微處理器IP 核和其它外設IP 核一起可以完成可編程系統芯片(SOPC)的設計MicroBlaze 處理器采用RISC 架構和哈佛結構的32位指令和數據總線(xiàn)可以全速執行存儲在片上存儲器和外部存儲器中的程序并訪(fǎng)問(wèn)其中的數據。 (1)內部結構。MicroBlaze 內部有32個(gè)32位通用寄存器和2 個(gè)32位特殊寄存器——PC指針和MSR狀態(tài)標志寄存器。為了提高性能，MicroBlaze還具有指令和數據緩存所有的指令字長(cháng)都是32位，有3個(gè)操作數和2種尋址模式。指令按功能劃分有邏輯運算、算術(shù)運算、分支、存儲器讀/寫(xiě)和特殊指令等。指令執行的流水線(xiàn)是并行流水線(xiàn)，它分為3級流水：取指、譯碼和執行。 (2)存儲結構。MicroBlaze 是一種大端存儲系統處理器，使用如圖1所示的格式來(lái)訪(fǎng)問(wèn)存儲器。 (3)中斷控制和調試接口。MicroBlaze可以響應軟件和硬件中斷，進(jìn)異常處理，通過(guò)外加控制邏輯，可以擴展外部中斷。利用微處理器調試模塊( MDM)IP核可通過(guò)JTAG 接口來(lái)調試處理器系統。多個(gè)MicroBlaze 處理器可以用1個(gè)MDM來(lái)完成多處理器調試。 (4)快速單一鏈路接口。MicroBlaze處理器具有8個(gè)輸入和8個(gè)輸出快速單一鏈路接口(FSL) 。FSL通道是專(zhuān)用于單一方向的點(diǎn)到點(diǎn)的數據流傳輸接口。FLS 和MicroBlaze 的接口寬度是32位，每一個(gè)FSL通道都可以發(fā)送和接收控制或數據字。 二、FFT處理器 FFT處理器主要對數據進(jìn)行蝶形運算及數據存取。設計采用基2蝶形運算器，包括存儲器ROM和RAM，控制器及地址產(chǎn)生單元等。其FFT的結構模型如圖1所示。 三、基于MicroBlaze和FPGA的開(kāi)發(fā) (1)基本開(kāi)發(fā)流程。 應用EDK(嵌入式開(kāi)發(fā)套件)可以進(jìn)行MicroBlaze IP 核的開(kāi)發(fā)。工具包中集成了硬件平臺產(chǎn)生器、軟件平臺產(chǎn)生器、仿真模型生成器、軟件編譯器和軟件調試工具等。EDK 中提供一個(gè)集成開(kāi)發(fā)環(huán)境XPS(Xilinx 平臺工作室) ，以便使用系統提供的所有工具，完成嵌入式系統開(kāi)發(fā)的整個(gè)流程。EDK 中還帶有一些外設接口的IP核，如LMB、 OPB 總線(xiàn)接口、外部存儲控制器、SDRA M 控制器、UART、 中斷控制器、定時(shí)器等。利用這些資源，可以構建一個(gè)較為完善的嵌入 式微處理器系統。在FPGA上設計的嵌入式系統層次結構為5 級�？稍谧畹蛯佑布Y源上開(kāi)發(fā)IP核，或利用已開(kāi)發(fā)的IP 核搭建嵌入式系統，這是硬件開(kāi)發(fā)部分;開(kāi)發(fā)IP 核的設備驅動(dòng)、應用接口(API)和應用層(算法)，屬軟件開(kāi)發(fā)內容。通過(guò)標準總線(xiàn)接口LMB 總線(xiàn)和OP B總線(xiàn)的IP核，microBlaze 就可以和各種外設IP 核相連。EDK中提供的IP核均有相應的設備驅動(dòng)和應用接口，使用者只需利用相應的函數庫就可以編寫(xiě)自己的應用軟件和算法程序對于用戶(hù)自己開(kāi)發(fā)的IP 核需要自己編寫(xiě)相應的驅動(dòng)和接口函數軟件設計流程。 (2)FFT的地址產(chǎn)生單元。 地址產(chǎn)生單元主要是跟蹤FFT運算進(jìn)度，進(jìn)而更好地調配存儲單元，及控制各相關(guān)模塊的運行。1.通過(guò)計數器來(lái)跟蹤記錄FFT計算的狀況。為方便對存儲單元操作，采用計數器來(lái)記錄FFT的計算情況。8點(diǎn)的FFT，每個(gè)單元包括4個(gè)數據，所以用一個(gè)4位計數器Butterfly表示全部的運算狀態(tài)。一個(gè)2位級計數器Stage表示三級蝶形單元。當Butterfly計數為4時(shí)，級計數器Stage加1，當Stage計數為3時(shí)，表示FFT的計算操作完成。當Butterfly計數為15時(shí)，輸入輸出信號置“1”，反饋回控制器輸入輸出操作完成。 2.ROM讀取的地址。旋轉因子Wkn存儲在ROM中，由實(shí)部cos(2kPi/8)和虛部sin(2kPi/8)兩部分組成，讀取由時(shí)鐘單元的信號控制�？梢钥闯雒恳患墔⒓拥芜\算的旋轉因子不同。 3.RAM數據地址。在整個(gè)地址單元中，分配RAM中數據的地址是重點(diǎn)，8點(diǎn)蝶形運算共需l6個(gè)存儲單元，數據地址的產(chǎn)生遵循一定規則。 四、結論 本文采用FPGA 和MicroBlaze 進(jìn)行嵌入式系統設計，文中在分析了FFT算法后，描述了運算的蝶形單元，地址生成單元及FFT的實(shí)現過(guò)程。從實(shí)際設計出發(fā)，完成了基于FPGA的單精度浮點(diǎn)運算器的FFT設計，精度達到10-6。大大縮小了接收機體積，便于系統實(shí)現小型化、集成化。捕獲及跳頻同步等算法采用硬件實(shí)現，加快了捕獲跟蹤速度。實(shí)驗結果表明FPGA系統設計是正確可行的。 |
