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對于大多數使用 FPGA的嵌入式系統設計人員來(lái)說(shuō)，基于微處理器核的 SoC 結構正在成為主流。據調查，目前有五分之一的 FPGA 設計使用了軟處理器核，調查還發(fā)現大多數 FPGA 設計人員希望今后都使用軟處理器核，并渴望使用像 ARM 公司提供的處理器核解決方案。 與此同時(shí)，另一個(gè)與核使用增加并行的趨勢是：約四分之三的嵌入式設計都在某種程度上采用知識產(chǎn)權 (IP) 復用�？傮w趨勢仍然持續轉向 FPGA 及摒棄 ASIC 發(fā)展，使用可編程邏輯技術(shù)的嵌入式項目中有 81% 是采用 FPGA器件。 這對于 FPGA 市場(chǎng)來(lái)說(shuō)無(wú)疑是好個(gè)消息，但這種發(fā)展趨勢也無(wú)容置疑地為 FPGA 廠(chǎng)家帶來(lái)挑戰。僅就尺寸而言，典型的嵌入式設計現在越來(lái)越復雜；而這類(lèi)復雜設計以往只能采用傳統的 ASIC 類(lèi)型 SoC 器件來(lái)實(shí)現，并且需要使用有助于設計人員在直觀(guān)和抽象層面進(jìn)行開(kāi)發(fā)的高層軟件工具。 由于需要復用現有的 IP 資源，這些開(kāi)發(fā)工具必須能夠快速簡(jiǎn)單地將自有的 IP和第三方的 IP 組構在一起。而且在接下來(lái)的流程中，還需要對設計進(jìn)行仿真和調試，并通常在與硬件進(jìn)行設計的同時(shí)編寫(xiě)應用軟件。IP 的使用也會(huì )對器件本身提高要求，即寶貴的軟件 IP 必須在器件中安全地運行，無(wú)論是在開(kāi)發(fā)階段還是在制造階段均需采用安全保護措施，而且在現場(chǎng)使用時(shí)能抵御篡改和盜竊的侵擾。這也是為什么 ARM 等高價(jià)值 IP 供應商過(guò)去一直不愿將其 IP 產(chǎn)品以軟件形式用于 FPGA 的原因之一。 所有這一切都表明了 Actel新近推出的 CoreMP7 軟 ARM7 處理器以及包括 CoreConsole IP 開(kāi)發(fā)平臺在內的整套工具具有重要意義。 ARM7 是業(yè)界領(lǐng)先的 32 位處理器，付運量已達到數十億片。在 FPGA 上使用這種處理器核，是 FPGA 能否繼續在 SoC 類(lèi)應用中替代 ASIC 的一個(gè)先決條件。Actel 以 Flash 為基礎的 ProASIC3 和 Fusion 技術(shù)是這個(gè)發(fā)展的重要推動(dòng)因素，因為它們能防止商用 IP 的運行受到篡改和盜竊等問(wèn)題侵害。ProASIC3 和 Fusion 技術(shù)具有先天優(yōu)勢，難以對其進(jìn)行逆向工程，而且無(wú)需外部能被讀出設計信息的配置器件，加上采用片上 AES 加密引擎和密鑰系統，確保 ARM 核得以安全地以軟件形式銷(xiāo)售，并且僅在那些經(jīng)授權的特定器件上使用。 除了 CoreMP7 本身及 ProASIC3 器件技術(shù)外，其配套的開(kāi)發(fā)工具也同樣重要。該開(kāi)發(fā)工具的核心是 CoreConsole IP 開(kāi)發(fā)平臺 (IDP)，它針對 RTL 上的抽象層，允許設計人員通過(guò)圖形化用戶(hù)界面進(jìn)行設計。CoreConsole 會(huì )生成 RTL 代碼，并傳送至 Actel 的 Libero 集成設計環(huán)境 (IDE) 進(jìn)行仿真和綜合。它還可輸出與 ARM7 軟件編程開(kāi)發(fā)工具共用的 IP 所需的全部軟件驅動(dòng)程序。 CoreConsole 的主體是以總線(xiàn)為中心的工具軟件，可將用戶(hù)自有或第三方的 IP 構件“縫合”在一起，即將各 IP 構件自動(dòng)連接到所選的互連總線(xiàn)上。CoreConsole 還包括一個(gè) IP 庫，內含 CoreMP7 和其它 Actel IP 部件，以及來(lái)自 Actel 的 CompanionCore 伙伴的第三方 IP。 CoreConsole 雖然是針對 ARM7 軟件核而開(kāi)發(fā)，但其本身卻獨立于特定使用的互連總線(xiàn)標準、處理器、子系統和IP構件，讓設計人員面對未來(lái)的升級和開(kāi)發(fā)選擇現有的IP時(shí)享有最高的靈活性。CoreConsole 的功能集中于處理器核周?chē)淖酉到y的定義、實(shí)施和配置，當中包括中斷控制器、內存控制器、定時(shí)器、串行接口、I/O端口和上電復位 (POR) 電路。 要將這些不同的部件用手工組構在一起既費時(shí)又費力。CoreConsole 便將這個(gè)工序自動(dòng)化，使設計人員能專(zhuān)注于系統而不是部件本身。支持子系統的組裝也是在功能層面上通過(guò)圖形化界面完成，這樣就可及早進(jìn)行系統級評測，大大縮短整體開(kāi)發(fā)時(shí)間。這種處理方式當然也順應了業(yè)界一直期待的系統級設計趨勢。CoreConsole 工具使用直觀(guān)的 Windows 界面作為系統級控制界面，并采用SPIRIT (Structure for Packaging, Integrating and Re-using IP within Tool-flows；工具流程中包裝、集成和復用IP的結構) 聯(lián)盟所定義的方法來(lái)確保工業(yè)標準的系統級IP開(kāi)發(fā)，并通過(guò)基于XML代碼的基本結構來(lái)實(shí)現。當 IP 核與總線(xiàn)連接在一起后，就可進(jìn)行系統級的維護工作。設計人員不但能及早查看系統功能，而且還可用 CoreConsole 生成系統互連測試工作臺，能夠全程跟蹤整個(gè)設計直至實(shí)施，并可用于驗證和調試 FPGA架構內的設計連接。 CoreConsole 與 CoreMP7 工具流程其余部分的集成顯然采用了相同方法。該工具生成的文件可直接在 Libero IDE 中使用。這樣，就可將 Actel內部開(kāi)發(fā)的工具和其他商業(yè) EDA 工具如 Magma Design Automation、Mentor Graphics、Synplicity 和 SynaptiCAD 結合起來(lái)，從而實(shí)現仿真、綜合和布局布線(xiàn)功能。這樣，Libero 可讓設計人員使用其在流線(xiàn)型設計流程中所熟悉的商業(yè)工具，能夠自動(dòng)管理所有的資源、設計、運作和日志文件。這結構保證了相互操作性，使所有的設計數據都能在不同的工具之間無(wú)縫傳送，從原理圖/HDL 開(kāi)始進(jìn)入綜合、仿真、布局布線(xiàn)和器件編程。 與建立集成硬件設計流程同等重要的是，盡早開(kāi)始設計過(guò)程中的軟件開(kāi)發(fā)工作，并在軟件和硬件設計團隊之間傳遞必要的信息。ARM 公司已經(jīng)針對 CoreMP7開(kāi)發(fā)出使用 CoreConsole 輸出數據的工具軟件 RealView Developer Kit (RVDK)；該工具軟件具有優(yōu)化的 C 編譯器、調試器、匯編器和指令集仿真器。 最近，Actel 推出基于廣泛使用的源碼開(kāi)放的 Eclipse 集成設計環(huán)境和 ARM7 GNU 編譯器和調試器的開(kāi)發(fā)環(huán)境 SoftConsole，可從 CoreConsole 導入內存映象和驅動(dòng)程序，從而簡(jiǎn)化開(kāi)發(fā)和調試。 正如使用微處理器核已經(jīng)成為構建 ASIC 類(lèi) SoC 所認可的規則一樣，隨著(zhù) FPGA 不斷發(fā)展和普及，這種構架和戰略也逐漸用于可編程邏輯領(lǐng)域中。以 Flash 為基礎的安全器件及在其上運行的處理器核，是 FPGA 向新水準發(fā)展的必要條件。用于軟件和硬件的設計工具也同樣重要，可以用來(lái)進(jìn)行系統級設計，并且提供全集成的產(chǎn)品實(shí)現環(huán)境。所有這些條件都具備之后，下一代可編程邏輯 SoC 正蓄勢待發(fā)。 |
