上下拉電阻作用的引申—OC,OD門(mén)

發(fā)布時(shí)間:2015-11-30 11:44    發(fā)布者:designapp
關(guān)鍵詞: OC , OD
  簡(jiǎn)介:由上下拉電阻的作用引出本文的內容,OC和OD門(mén)。
  OC(open collector)是集電極開(kāi)路,必須外界上拉電阻和電源才能將開(kāi)關(guān)電平作為高低電平用。否則它一般只作為開(kāi)關(guān)大電壓和大電流負載,所以又叫做驅動(dòng)門(mén)電路。
  


  集電極開(kāi)路輸出的結構如圖1所示,右邊的那個(gè)三極管集電極什么都不接,所以叫做集電極開(kāi)路(左邊的三極管起反相作用,使輸入為"0"時(shí),輸出也為"0")。對于圖1,當左端的輸入為“0”時(shí),前面的三極管截止,所以5V電源通過(guò)1K電阻加到右邊的三極管上,右邊的三極管導通(即相當于一個(gè)開(kāi)關(guān)閉合);當左端的輸入為“1”時(shí),前面的三極管導通,而后面的三極管截止(相當于開(kāi)關(guān)斷開(kāi))。
  我們將圖1簡(jiǎn)化成圖2的樣子。圖2中的開(kāi)關(guān)受軟件控制,“1”時(shí)斷開(kāi),“0”時(shí)閉合。很明顯可以看出,當開(kāi)關(guān)閉合時(shí),輸出直接接地,所以輸出電平為0。而當開(kāi)關(guān)斷開(kāi)時(shí),則輸出端懸空了,即高阻態(tài)。這時(shí)電平狀態(tài)未知,如果后面一個(gè)電阻負載(即使很輕的負載)到地,那么輸出端的電平就被這個(gè)負載拉到低電平了,所以這個(gè)電路是不能輸出高電平的。
  再看圖三。圖三中那個(gè)1K的電阻即是上拉電阻。如果開(kāi)關(guān)閉合,則有電流從1K電阻及開(kāi)關(guān)上流過(guò),但由于開(kāi)關(guān)閉和時(shí)電阻為0(方便我們的討論,實(shí)際情況中開(kāi)關(guān)電阻不為0,另外對于三極管還存在飽和壓降),所以在開(kāi)關(guān)上的電壓為0,即輸出電平為0。如果開(kāi)關(guān)斷開(kāi),則由于開(kāi)關(guān)電阻為無(wú)窮大(同上,不考慮實(shí)際中的漏電流),所以流過(guò)的電流為0,因此在1K電阻上的壓降也為0,所以輸出端的電壓就是5V了,這樣就能輸出高電平了。但是這個(gè)輸出的內阻是比較大的(即1KΩ),如果接一個(gè)電阻為R的負載,通過(guò)分壓計算,就可以算得最后的輸出電壓為5*R/(R+1000)伏,即5/(1+1000/R)伏。所以,如果要達到一定的電壓的話(huà),R就不能太小。如果R真的太小,而導致輸出電壓不夠的話(huà),那我們只有通過(guò)減小那個(gè)1K的上拉電阻來(lái)增加驅動(dòng)能力。但是,上拉電阻又不能取得太小,因為當開(kāi)關(guān)閉合時(shí),將產(chǎn)生電流,由于開(kāi)關(guān)能流過(guò)的電流是有限的,因此限制了上拉電阻的取值,另外還需要考慮到,當輸出低電平時(shí),負載可能還會(huì )給提供一部分電流從開(kāi)關(guān)流過(guò),因此要綜合這些電流考慮來(lái)選擇合適的上拉電阻。
  OD(open drain)是漏極開(kāi)路。
  對于漏極開(kāi)路(OD)輸出,跟集電極開(kāi)路輸出是十分類(lèi)似的。將上面的三極管換成場(chǎng)效應管即可。這樣集電極就變成了漏極,OC就變成了OD,原理分析是一樣的。
  開(kāi)漏形式的電路有以下幾個(gè)特點(diǎn):
  a. 利用外部電路的驅動(dòng)能力,減少I(mǎi)C內部的驅動(dòng)。 或驅動(dòng)比芯片電源電壓高的負載.
  b.可以將多個(gè)開(kāi)漏輸出的Pin,連接到一條線(xiàn)上。通過(guò)一只上拉電阻,在不增加任何器件的情況下,形成“與邏輯”關(guān)系。這也是I2C,SMBus等總線(xiàn)判斷總線(xiàn)占用狀態(tài)的原理。如果作為圖騰輸出必須接上拉電阻。接容性負載時(shí),下降延是芯片內的晶體管,是有源驅動(dòng),速度較快;上升延是無(wú)源的外接電阻,速度慢。如果要求速度高電阻選擇要小,功耗會(huì )大。所以負載電阻的選擇要兼顧功耗和速度。
  c. 可以利用改變上拉電源的電壓,改變傳輸電平。例如加上上拉電阻就可以提供TTL/CMOS電平輸出等。
  d. 開(kāi)漏Pin不連接外部的上拉電阻,則只能輸出低電平。一般來(lái)說(shuō),開(kāi)漏是用來(lái)連接不同電平的器件,匹配電平用的。
  正常的CMOS輸出級是上、下兩個(gè)管子,把上面的管子去掉就是OPEN-DRAIN了。這種輸出的主要目的有兩個(gè):電平轉換和線(xiàn)與。
  由于漏級開(kāi)路,所以后級電路必須接一上拉電阻,上拉電阻的電源電壓就可以決定輸出電平。這樣你就可以進(jìn)行任意電平的轉換了。
  線(xiàn)與功能主要用于有多個(gè)電路對同一信號進(jìn)行拉低操作的場(chǎng)合,如果本電路不想拉低,就輸出高電平,因為OPEN-DRAIN上面的管子被拿掉,高電平是靠外接的上拉電阻實(shí)現的。(而正常的CMOS輸出級,如果出現一個(gè)輸出為高另外一個(gè)為低時(shí),等于電源短路。)
  OPEN-DRAIN提供了靈活的輸出方式,但是也有其弱點(diǎn),就是帶來(lái)上升沿的延時(shí)。因為上升沿是通過(guò)外接上拉無(wú)源電阻對負載充電,所以當電阻選擇小時(shí)延時(shí)就小,但功耗大;反之延時(shí)大功耗小。所以如果對延時(shí)有要求,則建議用下降沿輸出。
                               
               
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