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隨著(zhù)電子技術(shù)的迅速發(fā)展，高速信號觸發(fā)源已經(jīng)廣泛應用于通訊、雷達等各種電子系統的測試和精確控制中。這就要求有一個(gè)穩定性好、納秒上升沿、可控的脈沖發(fā)生器。但是，國內至今還沒(méi)有合乎這些要求的商用脈沖發(fā)生器。即使在國際上普遍使用的加拿大生產(chǎn)的AVI-N型脈沖發(fā)生器也存在著(zhù)幅度小、重復率低、易損壞等缺點(diǎn)。針對此現狀，設計一款高速脈沖信號發(fā)生器是非常有意義的�？删幊踢壿嬈骷�(PLD)經(jīng)歷了PAL，GAL，CPLD和FPGA幾個(gè)發(fā)展階段，技術(shù)日趨成熟。采用VHDL語(yǔ)言對PLD進(jìn)行編程設計具有更改靈活、調試方便、操作性強、系統可靠性高等眾多優(yōu)點(diǎn)，并有利于硬件設計的保護，防止他人對電路的分析、仿照。因此，利用PLD器件為核心構造高速脈沖信號發(fā)生器是一種有效的方法。 1 基本原理 設計采用的XILINX公司的復雜可編程邏輯器件(CPLD)幾乎可適用于所有的門(mén)陣列和各種規模的數字集成電路，他以其編程方便、集成度高、速度快、價(jià)格低等特點(diǎn)越來(lái)越受到設計者的歡迎。選用的CPLD為XILINX公司的XC9572XL，屬于XC9500系列，是目前業(yè)界速度較快的高集成度可編程邏輯器件。 CPLD開(kāi)發(fā)軟件用ISE 6.0+ModelSim 5.7SE，該軟件是一個(gè)完全集成化、易學(xué)易用的可編程邏輯設計環(huán)境，并且廣泛支持各種硬件描述語(yǔ)言。他還具有與結構無(wú)關(guān)性、多平臺運行、豐富的設計庫和模塊化的工具等許多功能特點(diǎn)。 CPLD主程序流程圖如圖1所示，時(shí)針信號是整個(gè)程序的關(guān)鍵，通過(guò)時(shí)鐘對各個(gè)模塊進(jìn)行精確控制，實(shí)現基本功能。時(shí)鐘信號的精準度決定了輸出脈沖信號的精準度。時(shí)鐘源采用了4腳晶振，可以輸出一個(gè)穩定的時(shí)鐘信號。CPLD內部電路資源分配如圖2所示。 時(shí)鐘信號和復位信號作為輸入信號，控制脈沖信號的輸出。系統分4個(gè)模塊，包括計數器、鎖存器、觸發(fā)器和數據輸出模塊。時(shí)鐘信號和復位信號分別加在計數器和觸發(fā)器上，計數器計數通過(guò)鎖存，在時(shí)鐘信號作用下同步觸發(fā)輸出信號。當復位信號到來(lái)時(shí)，計數器重新清零計數。 當時(shí)鐘的上升沿到來(lái)時(shí)對高頻時(shí)鐘進(jìn)行計數，CPLD內部建立一個(gè)5位計數器，計數器滿(mǎn)后自動(dòng)重置為0，輸出端把計數器的各位進(jìn)行輸出，計數器滿(mǎn)后也輸出一個(gè)高電平。第一級輸出端一共有7個(gè)，可以實(shí)現對時(shí)鐘的2，4，8，16，32，64分頻以及單脈沖輸出。在CPLD內部再建立一個(gè)3位計數器，對前級4分頻信號再做計數，調節占空比，控制脈沖輸出，同時(shí)對一級分頻信號進(jìn)行相與輸出。設置一個(gè)復位端，當高電平時(shí)候，對電路進(jìn)行復位，計數器重新開(kāi)始工作。通過(guò)復位端可以很好地控制脈沖輸出，并且輸出信號脈沖寬度在不同的分頻接口可以得到不同的脈沖寬度信號，也可以通過(guò)修改程序實(shí)現脈沖寬度的改變。CPLD外圍硬件電路包括了電源、晶振、輸出端口、指示燈，如圖3所示。 本設計選用的外部計數時(shí)鐘頻率為100 MHz，因此所產(chǎn)生脈沖的周期最小是10 ns，脈寬調節最小為5 ns，調節步長(cháng)為5 ns。該脈沖發(fā)生器可以實(shí)現多路輸出，脈沖輸出共有9路，其中1路可以實(shí)現單脈沖輸出，其余8路可以輸出不同脈寬的納秒級脈沖。若要提高脈沖發(fā)生器的精度，應提高計數時(shí)鐘的頻率。同時(shí)選用速度等級更高的PLD。若要增加脈沖周期及脈寬的可調范圍，則應選用容量更大的PLD。 2 仿真驗證 仿真是驗證設計的一個(gè)重要環(huán)節，如果仿真沒(méi)有通過(guò)，設計就必須重來(lái)，以便硬件調試的勝利通過(guò)。在ISE中，建立仿真文件并調用ModelSim 6.0對設計進(jìn)行行為仿真。在第2個(gè)脈沖到來(lái)時(shí)進(jìn)行計數器置零，開(kāi)始計數，對每個(gè)輸出端口的波形都進(jìn)行仿真測試。從仿真波形中可以預測出，可編程器件成功地對脈沖進(jìn)行控制，然后分頻輸出，達到預定的要求。 行為仿真只是對VHDL語(yǔ)言進(jìn)行邏輯綜合后仿真，布局布線(xiàn)后仿真則是在具體器件和硬件資源分配后，利用從布局布線(xiàn)中提取的一些信息，其中包括了目標器件及互連線(xiàn)的時(shí)延、電阻、電容等信息，并考慮走線(xiàn)之間的相互影響后產(chǎn)生的仿真波形。圖4是布局布線(xiàn)后仿真圖，可以看到在CLR信號有效開(kāi)始，輸出端經(jīng)過(guò)4個(gè)周期的延遲后才響應到有效的復位信號，這個(gè)說(shuō)明器件延時(shí)加上互連線(xiàn)延時(shí)為4個(gè)周期，但是這并不影響設計輸出脈沖的質(zhì)量，在其他電子設計中卻要考慮到這個(gè)延遲。 3 試驗結果 做好電路版，調試程序成功后，用型號為T(mén)ektronixTDS210示波器測出兩個(gè)端口的輸出波形如圖5和圖6所示。圖5中波形幅度為3.98 V，峰峰值為4.98 V，脈沖寬度為37.8 ns，上升沿為16.7 ns；圖6波形幅度為1.53 V，峰峰值為2.51 V，脈沖寬度為19.8 ns，上升沿為9.7 ns。在示波器中顯示，得到納秒脈沖信號非常穩定，可以作為一個(gè)穩定的納秒信號源。每個(gè)脈沖過(guò)后都有一個(gè)小的負脈沖，并且上升沿和下降沿并沒(méi)有像仿真時(shí)短，主要原因是：一是仿真在一個(gè)相對理想的條件下進(jìn)行的，對器件資源在電路中的實(shí)際體積忽略；二是芯片的微加工制造工藝不精確，寄生電容電阻的大小沒(méi)有精確計算，可以在輸出端加電容接地減小過(guò)脈沖。 4 結 語(yǔ) 本文利用XILINX公司的復雜可編程邏輯器件，結合VHDL語(yǔ)言，提出了一種可控納秒級脈沖信號發(fā)生器的設計方法，并且通過(guò)仿真驗證，得到脈沖寬度最小為19.8 ns，上升沿為9.7 ns的脈沖。在千伏高壓納秒脈沖發(fā)生系統中，采用MOS管、二極管、脈沖形成線(xiàn)等作為核心器件，該信號源必不可少的要一個(gè)觸發(fā)源。利用可控高速信號發(fā)生器作為觸發(fā)源，可以有效地實(shí)現對千伏高壓的精確控制。在高速數字系統中，數據在器件間的串行傳輸速率可以達到幾百Mb／s。此時(shí)，由于時(shí)鐘周期非常小(通常只有幾納秒)，為了保證高速數據的可靠接收，數據與時(shí)鐘的相對位置要求非常嚴格，以避免發(fā)生數據的錯位或在數據變化邊沿對數據采樣，亦可采用該多路高速信號發(fā)生器。簡(jiǎn)便可靠的納秒信號發(fā)生器在電子系統設計中將越來(lái)越具有使用價(jià)值。 |
