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作者：Stefan Petko，賽靈思公司設計工程師 stefan.petko@xilinx.com Duncan Cockburn， 賽靈思公司設計工程師 duncan.cockburn@xilinx.com 賽靈思的 Vivado HLS 工具有助于降低無(wú)線(xiàn)去程網(wǎng)絡(luò )基礎設施不斷攀升的成本。 無(wú)線(xiàn)網(wǎng)絡(luò )運營(yíng)商面臨的巨大挑戰在于維持盈虧底線(xiàn)的同時(shí)要增大網(wǎng)絡(luò )的容量和密度。針對無(wú)線(xiàn)接口的壓縮方案可減少所需的去程網(wǎng)絡(luò )基礎設施投資，有助于應對這種挑戰。 我們使用 Vivado ®Design Suite 的高層次綜合 (HLS) 工具來(lái)評估針對 E-UTRA I/Q 數據的開(kāi)放無(wú)線(xiàn)電設備接口 (ORI) 標準壓縮方案，以估計其對信號保真度的影響、造成的時(shí)延及其實(shí)現成本。我們發(fā)現賽靈思的 Vivado HLS 平臺能夠高效評估和實(shí)現所選壓縮算法。 無(wú)線(xiàn)帶寬壓力 無(wú)線(xiàn)帶寬需求的不斷增加催生了對新的網(wǎng)絡(luò )功能的需求，例如更高階的 MIMO（多輸入多輸出）配置和載波聚合。這樣導致網(wǎng)絡(luò )日趨復雜，從而要求運營(yíng)商做出架構調整，例如進(jìn)行基帶處理集中化以?xún)?yōu)化網(wǎng)絡(luò )資源的使用。 在降低基帶處理成本的同時(shí)，基帶處理資源的共享會(huì )增加去程網(wǎng)絡(luò )的復雜性。 這些去程網(wǎng)絡(luò )負責在基帶單元 (BBU) 與遠程射頻單元 (RRH) 之間傳輸天線(xiàn)載波調制信號，在光纖上使用通用公共無(wú)線(xiàn)接口 (CPRI) 協(xié)議是這種網(wǎng)絡(luò )最常見(jiàn)的實(shí)現途徑。CPRI 協(xié)議需要恒定的比特率，并且經(jīng)過(guò)多年的發(fā)展，該協(xié)議規范已提高了最大數據速率以滿(mǎn)足不斷增長(cháng)的帶寬需求。網(wǎng)絡(luò )運營(yíng)商正在尋求合適的技術(shù)以便能夠在顯著(zhù)提高數據速率的同時(shí)不增加所使用的光纖數量，從而維持蜂窩基站當前資本支出與運營(yíng)支出不變。 為提供長(cháng)期解決方案，網(wǎng)絡(luò )運營(yíng)商正在研究可選的網(wǎng)絡(luò )布局，包括重新設計基帶處理與射頻單元之間的接口結構以減少去程帶寬。 然而，重新布局網(wǎng)絡(luò )功能可能導致其更難以滿(mǎn)足一些無(wú)線(xiàn)接口規范的嚴格性能要求。 減少帶寬的另一種方法是針對接近或超過(guò)可用吞吐量的無(wú)線(xiàn)接口實(shí)現壓縮/解壓縮 (codec) 方案�？蓪�(shí)現的壓縮率取決于具體的無(wú)線(xiàn)信號特性，例如噪聲等級、動(dòng)態(tài)范圍以及過(guò)采樣率等。 讓我們仔細研究一下針對 E-UTRA IQ 數據的 ORI 標準壓縮方案——傳輸調制符號的真實(shí)和虛擬組件。圖 1 的簡(jiǎn)化應用實(shí)例說(shuō)明了 CPRI IQ 輸入和輸出接口中壓縮和解壓縮模塊的位置在濾波器設計過(guò)程中對特定的通道特性進(jìn)行探索，以最大程度減少因下面下采樣和上采樣引起的信號丟失。 IQ 壓縮算法 ORI 標準是在 CPRI 規范的基礎上進(jìn)行了完善和改進(jìn)，旨在支持開(kāi)放 BBU/RRH 接口。在最新版本中，ORI 為 10、15 或 20 MHz 的通道帶寬指定了有損時(shí)域 E-UTRA 數據壓縮技術(shù)。將固定 3/4 速率重采樣與 15 位 IQ 樣本的非線(xiàn)性量化相結合，可將帶寬要求降低 50%，例如，有助于通過(guò)單條 9.8 Gbps CPRI 鏈路，實(shí)現覆蓋兩個(gè)分區的 8 x 8 MIMO 配置。 重采樣階段涉及到對輸入 I 和 Q 數據流進(jìn)行內插操作，使內插數據通過(guò)低通濾波器，并對輸出數據流進(jìn)行抽取操作。在濾波器設計過(guò)程中對特定的通道特性進(jìn)行探索,以最大程度減少因下采樣和上采樣階段引起的信號丟失。例如，以 30.72 MHz 速率采樣的 20 MHz E-UTRA 下行鏈路通道可輸出 18.015 MHz 的 OFDMA 有效帶寬，這意味著(zhù)在 3/4 采樣率下可實(shí)現理想的無(wú)損低通濾波器響應。 非線(xiàn)性量化 (NLQ) 過(guò)程將正態(tài)分布的 15 位基帶 IQ 樣本轉化為 10 位量化值。NLQ 使用具有指定標準偏差的累積分布函數 (CDF) 來(lái)描述精細粒度下出現頻率比較高（而非出現頻率比較低）的振幅，以將量化誤差減至最小。如圖 2b 中的結果所示，量化后數值群組對減小后數值范圍的填充比例明顯高于圖 2a 所示的輸入數值群組，因此，與其他線(xiàn)性量化方案相比，量化后數值群組可將量化誤差減至最小。通常，I 與 Q 樣本實(shí)現在查找表中，它們利用其對應的分布函數單獨進(jìn)行量化。我們將 ORI IQ 壓縮性能與 ITU-T Recommendation G.711 指定的 Mu-Law 壓縮算法實(shí)現方案進(jìn)行對比。同屬于非線(xiàn)性量化技術(shù)，Mu-Law 利用對數函數在可用數值范圍內對量化值進(jìn)行重新分布。不同于考慮輸入樣本統計分布的 CDF 量化法，通過(guò) Mu-Law 量化的輸出與對應輸入樣本值和指定壓縮值成函數關(guān)系。 為了比較 50% 的等效壓縮比，我們考慮 16 位至 8 位 Mu-Law 編碼器。由于不需要重采樣，因此從時(shí)延和實(shí)現資源成本方面考慮，Mu-Law 壓縮是一款低成本解決方案，能夠在設計復雜性與可實(shí)現的重建信號保真度之間進(jìn)行權衡。 
圖 1 — 采用 CPRI IQ 壓縮技術(shù)的簡(jiǎn)化無(wú)線(xiàn)系統
圖 2–20 MHz E-UTRA DL 通道參考輸入幀的 IQ 數值群組 (a)，以及壓縮后 IQ 數據 (b) 經(jīng)擴展用以說(shuō)明每個(gè)數值群組的有效數值范圍使用情況 向上擴展編解碼架構 對于原型配置，我們計劃將壓縮算法向上擴展，以充分利用 9.8304 Gbps CPRI 鏈路（線(xiàn)路比特率選項 7）。ORI 壓縮 E-UTRA 樣本規范允許我們通過(guò)單個(gè) 9.8G CPRI 鏈路傳輸 16 條壓縮 IQ 通道（32 條 I 與 Q 通道單獨壓縮）。目標吞吐量為每個(gè) CPRI 時(shí)鐘輸出三個(gè)壓縮樣本，這已足夠完全打包 32 位賽靈思 LogiCORE™ IP CPRI IQ 接口，提供所需的 737.28 Msps 的壓縮 IP 輸出。 以單個(gè)時(shí)鐘域為目標，我們需要構建重采樣濾波器以滿(mǎn)足每個(gè)時(shí)鐘周期三個(gè)樣本的輸出速率。用 0 的補碼對輸入樣本流進(jìn)行內插計算允許我們忽略無(wú)用的輸入樣本。輸出流變?yōu)樽訛V波器內插速率的函數，每個(gè)子濾波器都使用 FIR 系數子集（系數 / 插值速率的總數）。共四個(gè)并行濾波器，每個(gè)都在一個(gè)通道子集上運行，使得整體吞吐量相當于每個(gè)時(shí)鐘周期要求 3 個(gè)壓縮樣本。除高吞吐量以外，所建議的架構還能縮短重采樣時(shí)延，因為每個(gè)子濾波器中僅使用一小部分系數。 對于壓縮路徑，我們使用累積分布函數 (CDF) 計算 NLQ 量化表。假設 IQ 分布是對稱(chēng)的，我們將 NLQ 查找表的大小縮減至 214 條 9 位量化值。由于我們的設計需要每時(shí)鐘周期三個(gè)并行查找表，因此我們利用相同量化值實(shí)現三個(gè)并行查找表�？梢� 使用預期或觀(guān)察的標準偏差值為 I 和 Q 樣本單獨計算量化等級。 或者，以實(shí)際的信號級測量值或更高層次的網(wǎng)絡(luò )參數為依據，單獨量化通道子集。解壓縮時(shí)，我們使用分位函數（逆向 CDF）來(lái)計算逆向 NLQ 表。表的大小被限定在 29 個(gè) 14 位數值。 我們使用由 MATLAB® LTE 系統工具箱生成的 20 MHz LTE E-UTRA FDD 通道激勵來(lái)測試已實(shí)現的編解碼算法。然后，我們使用 Keysight VSA 來(lái)解調捕捉到的 IQ 數據，并通過(guò)測量輸出波形誤差矢量幅度 (EVM) 以量化壓縮和解壓縮階段引起的信號失真。我們將已公布的輸出 EVM 測量值（體現理想信號與測量信號的差異）與參考輸入信號 EVM 進(jìn)行比較。 高級建模與實(shí)現流程 我們使用GNU Octave 語(yǔ)言，并利用其信號處理和統計程序包開(kāi)發(fā)單通道壓縮及解壓縮模型，啟動(dòng)實(shí)現過(guò)程。除提供有用的驗證參考數據點(diǎn)以外，模型輸出還生成了一組 FIR 濾波器系數和量化表。 Vivado HLS 工具從高級數學(xué)模型中提供明顯的傳輸路徑，從潛在的硬件性能和成本方面評估提議的架構。我們建立了 C++ 測試臺，以利用壓縮和解壓縮函數對輸入數據流進(jìn)行運算。由于我們會(huì )將這些函數置于 CPRI 鏈路的相對端，因此便單獨對其進(jìn)行綜合。利用 HLS 流及簡(jiǎn)單 C++ 循環(huán)管理下的交錯通道數據流，我們實(shí)現了所有內、外部函數接口。
圖 3–IQ 編解碼架構所示為（僅下行鏈路中）編解碼器 IP 接口處的樣本處理速率 我們利用 Vivado HLS FIR IP 來(lái)開(kāi)發(fā)重采樣濾波器的原型設計。為滿(mǎn)足設計的高吞吐量要求，我們實(shí)現并行單速率 FIR 濾波器，并采用基于循環(huán)的濾波器輸出抽取功能。 通過(guò)實(shí)現多相重采樣濾波器，可獲得更高效的資源節約型重采樣濾波器。多通道分級采樣速率轉換濾波器就是一種支持 ORI 重采樣速率的開(kāi)箱即用型選擇；賽靈思應用指南 XAPP1236 “使用 Vivado 高層次綜合以實(shí)現多通道分級采樣速率轉換濾波器設計�！睂υ摓V波器進(jìn)行了介紹。 當驗證數據集較大時(shí)，快速 C 級仿真的優(yōu)勢就變得愈發(fā)明顯。對 IQ 壓縮算法進(jìn)行評估時(shí)最能體現這一點(diǎn)，因為，至少需要有完整的無(wú)線(xiàn)電數據幀（307，200 個(gè) IQ 樣本 / 通道），才能利用 VSA 工具進(jìn)行 EVM 測量。我們發(fā)現，C 仿真與 C/RTL 協(xié)同仿真相比，仿真速度可提升兩個(gè)數量級；對于本壓縮 IP 測試而言，相比于協(xié)同仿真運行時(shí)間的 9 小時(shí)，C 仿真僅需 5 分鐘。 HLS 測試臺還具備另一個(gè)重要優(yōu)勢，即利用文件和 HLS 流可方便地使用輸入數據和捕捉輸出數據。結果是可提供一個(gè)接口以利用 VSA 工具進(jìn)行數據分析，或者在 C++ 測試臺中直接與 Octave 模型輸出進(jìn)行比較。 性能測量 Keysight VSA 測量結果顯示，具有 144 個(gè) FIR 系數的編解碼器配置具備 0.29% 的平均 EVM。與 EVM RMS 為 0.18% 的初始輸入數據相比，因壓縮-解壓縮處理鏈而多出的 EVM 部分為 0.23%。相比之下，同等輸入數據集下 Mu-Law 壓縮算法實(shí)現的平均 EVM 為 1.07%。 根據 Mu-Law 壓縮法所減少的時(shí)延和資源使用成本來(lái)看，當可以將整個(gè) LTE 下行信號處理鏈的 8% EVM 預算中的 1% 分配給 IQ 壓縮時(shí)，Mu-Law 壓縮就會(huì )優(yōu)于 ORI IQ 壓縮方案。然而，任何附加信號失真都意味著(zhù)要為剩余系統組件設定更嚴格的性能目標。數字前端器件及功率放大器等組件的成本增加可能會(huì )抵消潛在的 IQ 壓縮成本優(yōu)勢。 Vivado 高層次綜合依據啟動(dòng)間距確認了所需吞吐量——頂層任務(wù)準備好接受新輸入數據之前的時(shí)鐘周期數量。同時(shí)，經(jīng)過(guò)我們的驗證，導出的 Vivado IP Integrator 內核滿(mǎn)足目標 Kintex® UltraScale™ 平臺的時(shí)序要求。 我們將研究范圍限定在少量的配置和輸入數據向量。然而，一旦系統模型和對應的 C 語(yǔ)言模型就位，即可在幾分鐘內自定義、實(shí)現與評估備選配置。 設計備選方案 從設計工具角度來(lái)說(shuō)，Vivado HLS 提供一個(gè)可行的硬件原型設計路徑。高級測試平臺很適合需要在多種設計與驗證工具間傳輸數據流的設計框架。這種測試平臺的主要優(yōu)勢在于能夠對硬件系統模型快速執行 C 語(yǔ)言仿真。對于 IQ 壓縮及類(lèi)似應用而言，仿真運行時(shí)涉及頻繁的高級參數或輸入數據集變化，使得快速反饋成為重要因素。 測量結果顯示，所建議的 ORI 壓縮方案可為 20 MHz E-UTRA 下行鏈路通道實(shí)現低于 0.25% 的信號失真。盡管壓縮性能取決于輸入通道特性，ORI 壓縮方案仍可選擇最佳的濾波器設計與量化器參數組合，以提供性能調節范圍。 我們原型設計針對所有 16 個(gè)天線(xiàn)載波數據流使用通用的靜態(tài)設計參數集。真實(shí)系統中，信號特性可以是事先知道的，或者是可以測量并用來(lái)調節設計的�；蛘�，可通過(guò)重新配置量化表來(lái)動(dòng)態(tài)調節壓縮性能，以維持所要求的最低信號保真度。 除壓縮性能外，還要考慮執行壓縮和解壓縮所需的實(shí)現資源和附加時(shí)延引起的成本。重采樣濾波器尺寸與時(shí)延占總編解碼器成本的主體；更大的 EVM 容差應考慮到具有較少濾波器系數的設計。 考慮到產(chǎn)品上市時(shí)間因素，賽靈思創(chuàng )建了基于 ORI 的 IQ 編解碼器概念驗證。您可在賽靈思網(wǎng)站上了解有關(guān)該方案的更多信息，并請求訪(fǎng)問(wèn)相關(guān)設計文件。歡迎訪(fǎng)問(wèn)：http://china.xilinx. com/applications/wireless-communi- cations/wireless-connectivity.html，或者給無(wú)線(xiàn)業(yè)務(wù)市場(chǎng)營(yíng)銷(xiāo)經(jīng)理 Perminder Tumber 發(fā)送郵件，郵箱地址： Permind@xilinx.com。 |
