如何處理實(shí)際布線(xiàn)中的一些理論沖突的問(wèn)題

kdyhdl

1、如何處理實(shí)際布線(xiàn)中的一些理論沖突的問(wèn)題
問(wèn)：在實(shí)際PCB設計布線(xiàn)中，很多理論是相互沖突的；
例如： 1、處理多個(gè)模/數地的接法：理論上是應該相互隔離的，但在實(shí)際的小型化、高密度布線(xiàn)中，由于空間的局限或者絕對的隔離會(huì )導致小信號模擬地走線(xiàn)過(guò)長(cháng)，很難實(shí)現理論的接法。
我的做法是：將模/數功能模塊的地分割成一個(gè)完整的孤島，該功能模塊的模/數地都連接在這一個(gè)孤島上。再通過(guò)溝道讓孤島和“大”地連接。不知這種做法是否正確？
2、理論上晶振與CPU的連線(xiàn)應該盡量短，由于結構布局的原因，晶振與CPU的連線(xiàn)比較長(cháng)、比較細，因此受到了干擾，工作不穩定，這時(shí)如何從布線(xiàn)解決這個(gè)問(wèn)題？諸如此類(lèi)的問(wèn)題還有很多，尤其是高速PCB布線(xiàn)中考慮EMC、EMI問(wèn)題，有很多沖突，很是頭痛，請問(wèn)如何解決這些沖突？
挺頭疼的，希望大神們能給出具體的解決方法，或者建議。

13276991415

想知道也

kdyhdl

13276991415 發(fā)表于 2017-1-12 05:31
想知道也

求PCB設計大神給解決呢