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HDL Verifier 增加新的 FPGA 硬件在環(huán)測試功能 MathWorks今日發(fā)布了HDL Verifier中的新功能，用來(lái)加快 FPGA 在環(huán)（FIL）驗證。利用新的 FIL 功能，可以更快地與 FPGA 板通信，實(shí)現更高的仿真時(shí)鐘頻率�，F在，系統工程師和研究人員可以自信地快速確認和驗證 FPGA 設計在系統中按預期方式工作，從而節省開(kāi)發(fā)時(shí)間。 隨著(zhù)信號處理、視覺(jué)影像處理和控制系統算法的復雜度不斷增加，在 FPGA 板上對硬件實(shí)現進(jìn)行仿真，可以幫助驗證設計在其系統環(huán)境中的工作情況。用于 FIL 驗證的 HDL Verifier 自動(dòng)設置 MATLAB 和 Simulink 測試環(huán)境，并將其與運行于 FPGA 開(kāi)發(fā)板上的設計相連接。這有助于實(shí)現在實(shí)際硬件上運行的 FPGA 設計的高逼真度協(xié)同仿真，同時(shí)復用開(kāi)發(fā)階段使用的測試環(huán)境。 R2016b 版允許工程師為其 FPGA 系統時(shí)鐘指定一個(gè)自定義頻率，時(shí)鐘頻率可比以前使用 FIL 的時(shí)候快五倍。對于在以 FPGA 為目標時(shí)使用超頻因子的設計，如控制應用程序，可以使用較大的數據輸出規模來(lái)提高吞吐量。工程師現在還可以利用 FIL（使用 PCI Express 接口）來(lái)加快 MATLAB 和 Simulink 以及 Xilinx KC705/VC707 和 Intel Cyclone V GT/Stratix V DSP 開(kāi)發(fā)板之間的通信，仿真速度比千兆以太網(wǎng)快 3-4 倍。 “隨著(zhù)電子系統日益復雜，作為驗證步驟，精確地驗證設計原型變得至關(guān)重要�！� MathWorks 的產(chǎn)品經(jīng)理 Jack Erickson 說(shuō)，“現在，HDL Verifier 允許工程師在真實(shí)硬件上以現實(shí)的時(shí)鐘頻率快速運行設計，能夠從MATLAB/Simulink這樣方便的算法開(kāi)發(fā)環(huán)境進(jìn)行FPGA在環(huán)仿真，使硬件設計驗證大幅簡(jiǎn)化�！� 有關(guān) HDL Verifier 的更多信息，請訪(fǎng)問(wèn)：mathworks.com/products/hdl-verifier |
