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1 引 言 目前FIR濾波器的實(shí)現方法主要有3種：利用單片通用數字濾波器集成電路、DSP器件和可編程邏輯器件實(shí)現。單片通用數字濾波器使用方便，但由于字長(cháng)和階數的規格較少，不能完全滿(mǎn)足實(shí)際需要。使用DSP器件實(shí)現雖然簡(jiǎn)單，但由于程序順序執行，執行速度必然不快。 FPGA有著(zhù)規整的內部邏輯陣列和豐富的連線(xiàn)資源，特別適合于數字信號處理任務(wù)，相對于串行運算為主導的通用DSP芯片來(lái)說(shuō)，其并行性和可擴展性更好。但長(cháng)期以來(lái)，FPGA一直被用于系統邏輯或時(shí)序控制上，很少有信號處理方面的應用，其原因主要是因為在FPGA中缺乏實(shí)現乘法運算的有效結構。本文利用FPGA乘累加的快速算法，可以設計出高速的FIR數字濾波器，使FPGA在數字信號處理方面有了長(cháng)足的發(fā)展。 2 Matlab設計濾波器參數 利用Matlab為設計FIR濾波器提供的工具箱，選擇濾波器類(lèi)型為低通FIR，設計方法為窗口法，階數為16，窗口類(lèi)型為Hamming，Beta為0.5，Fs為8.6 kHz，FC為3.4 kHz，導出的濾波器系數如下： 3 快速FIR濾波器算法的基本原理 (1) 分布式算法 分布式算法在完成乘加功能時(shí)是通過(guò)將各輸入數據每一對應位產(chǎn)生的部分積預先相加形成相應的部分積，然后再對各部分積進(jìn)行累加得到最終結果。 對于一個(gè)N(N為偶數)階線(xiàn)性相位FIR數字濾波器，輸出可由式(1)表示： (2) 乘法器設計 高性能乘法器是實(shí)現高性能的FIR運算的關(guān)鍵，分析乘法器的運算過(guò)程，可以分解為部分積的產(chǎn)生和部分積的相加兩個(gè)步驟。部分積的產(chǎn)生非常簡(jiǎn)單，實(shí)現速度較快，而部分積相加的過(guò)程是多個(gè)二進(jìn)制數相加的加法問(wèn)題，實(shí)現速度通常較慢。解決乘法器速度問(wèn)題，需要分別從這兩個(gè)方面入手，減小部分積的個(gè)數，提高部分積相加運算的速度。 3.1 Booth算法 Booth算法針對二進(jìn)制補碼表示的符號數之間的相乘，即可以同時(shí)處理二進(jìn)制正數／負數的乘法運算。Booth算法乘法器可以減少乘法運算部分積個(gè)數，提高乘法運算的速度。 下面討論一個(gè)M b×N b乘法器基本單元的設計。設乘數為A，為M比特符號數，2的補碼表示，相應各比特位的值為ai(i=0，1，…，M-2，M-1)，用比特串可表示為： A=aN-1aN-2…a2a1a0 (2) 設被乘數為B，為N比特符號數，2的補碼表示，相應各比特位的值為bi(i=0，1，…，N-2，N-1)，用比特串可表示為： B=bN-1bN-2…b2b1b0 (3) MacSoley提出了一種改進(jìn)Booth算法，將需要相加的部分積數減少為一半，大大提高了乘法速度。改進(jìn)Booth算法對乘數A中相鄰3個(gè)比特進(jìn)行編碼，符號數A可表示為： 因此，應用改進(jìn)Booth算法的乘法器運算過(guò)程仍然包括Booth編碼過(guò)程，即部分積產(chǎn)生過(guò)程和部分積相加過(guò)程。所不同的是，其產(chǎn)生的部分積個(gè)數減少到原來(lái)的一半。 3.2 Wallace樹(shù)加法 在采用改進(jìn)Booth算法將部分積數目減少為原來(lái)的一半之后，乘法運算的主要問(wèn)題就是處理多個(gè)多比特二進(jìn)制操作數相加的問(wèn)題。最直觀(guān)的算法是將多個(gè)部分積逐一累加，但效率很低，運算時(shí)延巨大。 Wallace在1964年提出采用樹(shù)形結構減少多個(gè)數累加次數的方法，稱(chēng)為Wallace樹(shù)結構加法器。Wallace樹(shù)充分利用全加器3-2壓縮的特性，隨時(shí)將可利用的所有輸入和中間結果及時(shí)并行計算，因而可以將N個(gè)部分積的累加次數從N-1次減少到log2N次，大大節省了計算時(shí)延。如圖2所示為Wallace樹(shù)結構與CSA結構的對照，其結構的關(guān)鍵特征在于利用不規則的樹(shù)形結構對所有準備好輸人數據的運算及時(shí)并行處理。 Wallace樹(shù)結構一般用于設計高速乘法器，其顯著(zhù)優(yōu)點(diǎn)是速度快，尤其對處理多個(gè)數相加的情況具有相當的優(yōu)越性，缺點(diǎn)是其邏輯結構形式不規整，在VLSI設計中對布局布線(xiàn)的影響較大。 3.3 進(jìn)位的快速傳遞 考慮到提高兩個(gè)多比特操作數相加運算的速度，關(guān)鍵在于解決進(jìn)位傳遞時(shí)延較大的問(wèn)題。采用以犧牲硬件資源面積換取速度的方式，以獨立的邏輯結構單獨計算各個(gè)加法位需要的進(jìn)位輸入以及產(chǎn)生的進(jìn)位輸出，提高進(jìn)位傳遞的速度，從而提高加法運算速度。 3.3.1 四位超前進(jìn)位加法器的設計 兩個(gè)加數分別為A3A2A1A0，B3B2BB1B0，C-1為低位進(jìn)位。令兩個(gè)輔助變量分別為G3G2G1G0和P3P2P1P0：Gi=Ai&Bi，Pi=Ai+Bi。G和P可用與門(mén)、或門(mén)實(shí)現。 一位全加器的邏輯表達式可化為： 利用上述關(guān)系，一個(gè)4比特加法器的進(jìn)位計算就變化為下式： 由式(7)可以看出每一個(gè)進(jìn)位的計算都直接依賴(lài)于整個(gè)加法器的最初輸入，而不需要等待相鄰低位的進(jìn)位傳遞。理論上，每一個(gè)進(jìn)位的計算都只需要3個(gè)門(mén)延遲時(shí)間，即同時(shí)產(chǎn)生G[ i]，P[ i]的與門(mén)以及或門(mén)，輸入為G[ i]，P[ i]，C-1的與門(mén)，以及最終的或門(mén)。同樣道理，理論上最終結果sum的得到只需要5個(gè)門(mén)延遲時(shí)間。 實(shí)際上，當加數位數較大時(shí)，輸入需要驅動(dòng)的門(mén)數較多，其VLSI實(shí)現的輸出時(shí)延增加很多，考慮互聯(lián)線(xiàn)延時(shí)的情況將會(huì )更加糟糕。因此，通常在芯片實(shí)現中設計位數較少的超前進(jìn)位加法器結構，而后以此為基本結構構造位數較大的加法器。 3.3.2 進(jìn)位選擇加法器結構 實(shí)際上，超前進(jìn)位加法器只是提高了進(jìn)位傳遞的速度，其計算過(guò)程與行波進(jìn)位加法器同樣需要等待進(jìn)位傳遞的完成。借鑒并行計算的思想，人們提出了進(jìn)位選擇加法器結構，其算法的實(shí)質(zhì)是增加硬件面積換取速度性能的提高。利用二進(jìn)制加法的特點(diǎn)，進(jìn)位或者為邏輯1，或者為邏輯0，二者必居其一。將進(jìn)位鏈較長(cháng)的加法器分為M塊分別進(jìn)行加法計算，對除去包含最低位計算的M-1塊加法結構復制兩份，其進(jìn)位輸入分別預定為邏輯1和邏輯0，于是M塊加法器可以同時(shí)并行進(jìn)行各自的加法運算，然后根據各自相鄰低位加法運算結果產(chǎn)生的進(jìn)位輸出，選擇正確的加法結果輸出。 4 基于FPGA設計FIR數字濾波器 clk2為FIR數字濾波器的工作時(shí)鐘，clk2頻率遠大于clk1頻率。其工作過(guò)程：clk1時(shí)鐘的上升沿啟動(dòng)一次計算過(guò)程，控制器輸出reset信號使觸發(fā)器1清0；其后每個(gè)clk2周期計算一個(gè)h(i)[x(i)+x(N-i-1)]并進(jìn)行累加，共需N／2個(gè)clk2周期完成計算，完成計算后控制器輸出OE信號將結果輸出。 (1) 對沖激響應系數h的處理：由Matlab設計FIR濾波器系數是一系列的浮點(diǎn)數，而FPGA不支持浮點(diǎn)數的運算，因此浮點(diǎn)數需轉換成定點(diǎn)數，設計可采用Q值量化法，把系數擴大了27=128倍，然后轉化為8位二進(jìn)制數補碼。最終結果再右移7位就可等到真正結果。 (2) 本設計對于有符號數采用補碼表示的方法，在設計中多次出現加法運算，可能會(huì )產(chǎn)生溢出，所以應進(jìn)行符號位擴展。將符號位擴展到輸出統一的最高位，才能夠保證計算結果的正確性。 擴展方法為： P9P8P7P6P5P4P3P2P1P0 =P9P9P9P9P9P8P7P6P5P4P3P2P1P0 其中：P9為補碼的符號位。 (3) Booth編碼處理由于存在求“-x”的運算，需進(jìn)行求反加1。如果每1次調用Booth編碼都進(jìn)行加1運算，不僅使資源大大浪費，而且由于位數較長(cháng)，也會(huì )大大影響乘法器的速度。而本設計將加1放在Wallace樹(shù)中計算，盡管多了1級Wallace樹(shù)，但速度和資源上都大大提高了。 (4) 由于FIR是線(xiàn)性相位，h(i)=h(15-i)，可以將乘法運算由16次減少到8次；再通過(guò)對h(i)進(jìn)行Booth編碼可以將部分積減少到4個(gè)；最終利用Wallace樹(shù)以及超快速加法器將4個(gè)部分積的相加，得到8*8乘法器的結果。由于將Booth編碼中的加1放在Wallace樹(shù)中，經(jīng)過(guò)分析需要3級Wallace樹(shù)。 5 FIR濾波器的頻率特性分析 利用Matlab中rand()和round()函數產(chǎn)生-128～128之間中100個(gè)整隨機數。 比較輸入x與輸出y的幅頻特性，可以看出FIR濾波器為低通濾波，指標符合設計要求。 6 用ISE綜合分析FIR濾波器的性能分析 分析設計框圖可以看出，占用時(shí)間最長(cháng)的路徑為8位加法器——乘法器——累加器，這是影響工作頻率最主要的部分。設計中采用流水線(xiàn)技術(shù)，在這條路徑中增加寄存器，將最長(cháng)路徑拆分成較短路徑，可以取得比較好的效果，提高系統的工作頻率。 FIR濾波器的最高工作頻率如下： 可以看出最高工作頻率可以達到154.84 MHz，實(shí)現了高速FIR數字濾波器的設計。 |
