|
顯示系統在工業(yè)、農業(yè)及日常生活中扮演著(zhù)越來(lái)越重要的角色，因此，對其進(jìn)行設計與研究具有十分重要的意義。 CPLD(Complex Programmable Logic Device；復雜可編程邏輯器件)具有編程靈活、集成度高、設計開(kāi)發(fā)周期短、適用范圍寬、開(kāi)發(fā)工具先進(jìn)等優(yōu)點(diǎn)，用戶(hù)可根據自身需要構造數字集成電路。其基本設計方法是借助集成開(kāi)發(fā)軟件平臺，用原理圖、硬件描述語(yǔ)言等方法，生成相應的目標文件，通過(guò)下載電纜將代碼傳送到目標芯片中，從而實(shí)現數字系統。CPLD的應用目前已深入網(wǎng)絡(luò )、儀器儀表、汽車(chē)電子、數控機床、航天測控設備等領(lǐng)域，其設計及應用成為電子工程師必備的一項技能。 系統總體設計方案 XC95144XL是XILINX公司推出的5ns引腳延遲、系統頻率高達178MHz、144個(gè)宏單元、3200個(gè)可用邏輯門(mén)單元的可編程邏輯器件。本設計采用XC95144XL作為數據傳輸與控制核心模塊，接受來(lái)自TMS320C6416T的視頻數據，并采用兩片IS61WV51216ALL組成緩存，以達到實(shí)時(shí)輸入輸出數據的效果。本部分實(shí)現框圖如圖1所示。 圖1 視頻顯示功能框圖 系統硬件設計 系統硬件設計主要包括：TMS320C6416T與VGA顯示系統的接口設計；2片IS61WV51216ALL SRAM組成的緩存模塊；視頻DAC模塊。 TMS320C6416T與VGA顯示系統的接口設計 來(lái)自4片TMS320C6416T的圖像處理機的EMIFB口連接在一起，并通過(guò)CPLD的仲裁，使能哪一塊圖像處理機輸出數據至VGA顯示系統。 采用C6416T的EMIFB口輸出處理結果，當1片C6416T要求輸出數據時(shí)，C6416T要通過(guò)GP01向CPLD發(fā)送輸出數據請求，CPLD根據內部邏輯確定是否允許C6416T請求。內部邏輯準則如下： 各個(gè)DSP的輸出數據請求優(yōu)先級別相等，請求信號先到者先被允許，后到者不能中斷正在響應的請求。對于同時(shí)到來(lái)的請求，CPLD響應先接收到原始視頻信號的C6416T。 當CPLD響應一個(gè)C6416T的輸出數據請求時(shí)，CPLD向C6416T的BHOLD#信號發(fā)送響應信號（對EMIFB的保持請求輸入信號）。此時(shí)，數據開(kāi)始輸出。 2片IS61WV51216ALL SRAM組成的緩存模塊 2片XC95144XL各自連接1片IS61WV51216ALL組成的圖像緩存模塊。 實(shí)時(shí)顯示控制：由CPLD對各個(gè)6416T圖像處理機數據輸出接口（EMIFB）總線(xiàn)進(jìn)行總線(xiàn)仲裁，實(shí)現各個(gè)6416T圖像處理機的圖像數據分時(shí)輸出。由于VGA的刷新頻率大于輸入信號的頻率，因此采用兩片SRAM“乒乓存取”工作方式，組成了圖像數據緩沖區，每片SRAM存放一幀圖像，由CPLD控制其乒乓讀寫(xiě)切換以達到實(shí)時(shí)顯示效果。數據緩存電路框圖如圖2所示。 圖2 數據緩存電路框圖 采用一組SRAM作為顯存，可以簡(jiǎn)化系統設計、降低成本。這時(shí)可以考慮利用行時(shí)序和幀時(shí)序中SRAM總線(xiàn)空閑的時(shí)序段，在不關(guān)閉圖像顯示的情況下實(shí)現顯存SRAM的數據更新。該方法的更新率與數據寫(xiě)速度密切相關(guān)，顯存的寫(xiě)數據速度越快，該方法的更新率就越高。 視頻DAC模塊 ADV7123是一個(gè)三路10位輸入的高速視頻DAC，具有330MHz的最大采樣速度，與多種高精度的顯示系統兼容，包括RS-343A和RS-170，可以廣泛應用于如HDTV、數字視頻系統(1600*1200 @100Hz)、高分辨率的彩色圖片圖像處理、視頻信號再現等，因此能夠滿(mǎn)足多方面應用需求。視頻DAC（ADV7123）工作原理如圖3所示。 圖3 ADV7123工作原理 CPLD提供Hsync(行)、Vsync(場(chǎng))同步信號，直接接入15針的VGA顯示接口連接器。在點(diǎn)時(shí)鐘脈沖pixel clock的作用下將3路10位的RGB信號送入數據寄存器，而后送到3個(gè)DAC模塊，復合消隱信號和復合同步信號加到紅、綠、藍模擬信號送到輸出端。 系統軟件設計 系統軟件設計是本文的重點(diǎn)，主要包括三部分內容：SRAM讀寫(xiě)狀態(tài)機的設計、CPLD與SRAM的緩沖模塊通信以及VGA時(shí)序設計。 SRAM讀寫(xiě)狀態(tài)機的設計 以6416為核心的圖象處理機通過(guò)外部存儲器接口向外傳送數據，連接到后端的顯示系統；但SRAM需要嚴格的通信時(shí)序確保數據的完整性，此處在CPLD內部通過(guò)狀態(tài)機構造SRAM的讀時(shí)序和寫(xiě)時(shí)序，確保了6416能夠和SRAM正常通信，也確保緩沖模塊的正常運行。讀寫(xiě)SRAM的時(shí)序圖如圖4和圖5所示。 圖4 讀周期時(shí)序圖 圖5 寫(xiě)周期時(shí)序圖 當從SRAM中讀取數據時(shí)：首先使能片選；UB、LB時(shí)鐘處于有效狀態(tài)；WE為高，時(shí)鐘處于無(wú)效狀態(tài)；主要由OE的時(shí)序來(lái)控制使其符合讀時(shí)序圖，才能正確地讀出存儲器中的數據。在向SRAM中寫(xiě)入數據時(shí)，同樣首先使能片選；UB、LB時(shí)鐘處于有效狀態(tài)；OE為高，時(shí)鐘處于無(wú)效狀態(tài)；主要由WE的時(shí)序來(lái)控制使之符合寫(xiě)時(shí)序圖，才能向存儲器正確寫(xiě)入數據。 CPLD與SRAM組成的緩沖模塊的通信 CPLD與SRAM組成的緩沖通信模塊，即如何乒乓讀寫(xiě)SRAM機制。設定一個(gè)讀寫(xiě)標志FLAG，當一塊SRAM寫(xiě)滿(mǎn)一幀圖像時(shí)，FLAG會(huì )出現“1”到“0”或者“0”到“1”的跳變，同時(shí)切換數據流的流向，寫(xiě)另一塊SRAM，同時(shí)切換輸出至后級DAC的數據流；如此循環(huán)，軟件流程圖如圖6所示。 圖6 緩沖模塊通信軟件流程圖 VGA時(shí)序發(fā)生器設計 VGA標準時(shí)序參考圖如圖7所示，并用VERILOGHDL設計For VESA 800*600 @ 60Hz:VGA時(shí)序的源代碼： 圖7 VGA標準時(shí)序參考圖 系統分析 經(jīng)過(guò)反復測試，系統能夠將采集端數據實(shí)時(shí)傳送到顯示器上，具體性能指標如下： 視頻輸出：VGA視頻輸出 視頻顯示DA轉換精度： 10bit 圖像輸出標準： SVGA（75Hz， 800×600） 顯示分辨率: 10bit 結語(yǔ) 該VGA視頻顯示系統不但可以穩定地采集圖像數據，而且可以實(shí)時(shí)將數據傳輸到CRT顯示器，便于以后人工綜合分析、處理。它特別適用于大型商場(chǎng)等顯示端，可以說(shuō)是一個(gè)理想的解決方案。 |
