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相位差的測量在研究網(wǎng)絡(luò )特性中具有重要作用，如何快速、精確地測量相位差已成為生產(chǎn)科研中的重要課題。測量相位差的方法很多，有集成電路設計的，也有采用數字信號處理(DSP)實(shí)現的，現在普遍采用電子計數式的方法。但傳統的瞬時(shí)相位差計，需要用鎖相環(huán)電路鎖相跟蹤被測信號，廉價(jià)的低端FPGA芯片無(wú)法完成，同時(shí)被測信號的頻率范圍也限制在低頻內，為了解決上述問(wèn)題，提出平均值相位差計的原理，并采用VHDL語(yǔ)言編程，FPGA芯片實(shí)現，巧妙地簡(jiǎn)化了鎖相跟蹤電路，擴展了被測信號的頻率范圍，提高相位差計的性能參數，也大大降低了成本，具有很高的性?xún)r(jià)比。 1 總體設計方案與基本原理 數字式相位計的基本原理如圖1所示，兩路同頻率的信號U1,U2通過(guò)脈沖形成電路，產(chǎn)生兩路過(guò)零脈沖信號U1,U2，再經(jīng)過(guò)相位差提取電路得到寬度等于兩信號相位差對應時(shí)間寬度的信號Ug，最后通過(guò)閘門(mén)、計數、顯示就可以測量到相位差的數值。各點(diǎn)的波形分析如圖2中的U1，U2，U3，Ud，Ug，Ufc及Uf。其中：U1，U2是同頻率不同相位的兩個(gè)信號；△T表示兩個(gè)同頻率正弦波過(guò)零點(diǎn)的時(shí)間差；Ufc為經(jīng)過(guò)倍頻的計數標準脈沖。設被測信號的頻率為f，信號的周期為T(mén)，若倍頻數為360×10k，則fc=360×10kf，假設在1個(gè)信號周期內能計到的Ufc脈沖數為N，在相位差所對應的時(shí)間△T內計到的Uk脈沖數為n，那么N=fcT=360×10kfT=360×10k，所以相位差ψ=360△T／T=360n／N=10-bn，即計數值n的數字就代表兩信號中相位差的度數；6表示小數點(diǎn)的位置。 這種測量原理，必須保持fc與f的嚴格比例關(guān)系，因此必須用到鎖相倍頻電路，若用FPGA實(shí)現，就必須選用含鎖相環(huán)的高端芯片，成本提高；同時(shí)，由于．fc=360×lOkf，若f=1 MHz，測量精度為±1°，則fc=3 600 MHz，系統的頻率就相當高，目前的FPGA芯片幾乎無(wú)法實(shí)現。 為了解決這兩個(gè)問(wèn)題，利用平均值相位差計的原理，對上述測量方法進(jìn)行改進(jìn)，原理如圖4所示。各點(diǎn)的波形分析如圖2和圖3所示�？梢钥闯�，就是增加了一個(gè)時(shí)間閘門(mén)2，波形分析也就是多了2個(gè)Ufm和Uj。 閘門(mén)脈沖發(fā)生器由晶振分頻器、閘門(mén)電路組成，它送出的波形如圖3所示。Ufm波形所示寬度為T(mén)m的門(mén)控信號Ufm；Tm遠遠大于被測信號的周期Tmax，一般取Tm=kT；k是為比例系數。 這一閘門(mén)信號使時(shí)間閘門(mén)2開(kāi)啟，在Tm內通過(guò)時(shí)間閘門(mén)1的標準頻率脈沖有通過(guò)時(shí)間閘門(mén)2．得到的波形如圖3所示。 設在時(shí)間Tm內計到的脈沖總數為A，對圖3中的Ufm及Uj點(diǎn)波形分析可知，A=kn；考慮到k=Tm/T；n=fc△T；φ=360△T／t，所以A=(Tmfc／360)φ=aφ。式中：a=Tmfc／360，若選取適當分頻數m=fc／fm=Tmfc的值，使a=10g，φ=A×10-g，則計數值A的數值就是被測信號相位差的度數；g表示小數點(diǎn)的位置。從上述原理分析可以看出，標準信號不必再跟蹤被測信號，FPGA芯片就可以選用低端的，大大降低成本，同時(shí)被測信號的頻率也可以提高到系統頻率同一數量級，從而大大擴大了被測信號的頻率范圍。 2 誤差分析 相位差的測量誤差主要有標準頻率誤差和量化誤差。標準頻率由晶振產(chǎn)生，誤差很小，在此主要討論量化誤差。因為φ=A×10-g，所以△φ=△A×10-g，A=kn。誤差合成理論有△A=△kn+k△n=(±1×n)+k(±1)=±(k+n)=±(△Tfc+f/fm)，△A=±[(φ/360)(fc／f)+(mf／fc)]。當被測信號的頻率f很高，接近系統頻率fc時(shí)，k很大，n很小，△A△±k=±mf／fc；當被測信號的頻率f很低，接近脈沖閘門(mén)信號頻率fm時(shí)，k很小，n很大，△A△±n=±(φ/360)(fc／f)。例如：信號頻率若為f=10×103Hz，則系統頻率為fc=10×105Hz，相位差為φ=90°，分頻數m=360×103，帶入誤差公式計算得極限誤差△A=610°，△φ=610�！�10-3=O．61°。 3 硬件編程及FPGA實(shí)現 選用Atlera公司的ACEX系列的EPlK30QC208-3芯片，用VHDL進(jìn)行編程，在QrutusⅡ6．O平臺上設計的頂層電路圖如圖5所示。 頂層電路只畫(huà)出了數字部分，脈沖形成等模擬環(huán)節都是標準電路，在此不討論。數字電路部分主要包括相位超前滯后CZ模塊、相位差信號提取phase模塊、標準頻率產(chǎn)生及控制電路fm-control模塊、計數鎖存cntlatch模塊、動(dòng)態(tài)掃描及譯碼顯示scandisp模塊等環(huán)節。其中輸入端有2個(gè)同頻率，具有相位差的信號輸入端s1，s2、系統頻率fc、使能信號EN、動(dòng)態(tài)顯示的掃描頻率clkdisp。輸出端口有七段顯示數碼q[6．．O]、顯示選擇信號sel[2．．O]、計數溢出響鈴信號ring。為了方便觀(guān)察分析，還設置了一些中間信號，如ct0[3．．O]～ct5[3．．0]是鎖存住要顯示的數字。 頂層系統電路的仿真設置如下：信號頻率若為f=10×103Hz，系統頻率為fc=10×106Hz，相位差為φ=90°，分頻數m=360×103。仿真結果如圖6所示。 在圖6中可以看出S1，S2是兩個(gè)有相位差90°的矩形信號。 測量線(xiàn)所在的位置就是fm的下降沿，計數結束，開(kāi)始鎖存相位差數字ct0[3．．0]～ct5[3．．0]，鎖存信號結束，清零信號到來(lái)，清零信號結束，下個(gè)周期從新循環(huán)開(kāi)始。 pre輸出為高電平1，表明信號s1超前信號s2，鎖存的相位差數字是90．360°，與設置的相位差完全吻合，誤差也小于極限誤差。仿真表明，設計是正確完善的，能夠達到測量要求。 4 結 語(yǔ) 通過(guò)對平均值相位差計原理的分析和程序設計、仿真，用FPGA芯片實(shí)現了一個(gè)高精度、寬頻率范圍的相位差計。該測量方法的最大優(yōu)點(diǎn)是系統電路簡(jiǎn)單，不需要鎖相環(huán)，占用的邏輯資源少，選用低端FPGA芯片完全能滿(mǎn)足要求，大大提高了被測信號的頻率范圍及測量精度，具有一定的應用價(jià)值。 |
