|
摘要：本文介紹一種基于 FPGA高精度時(shí)間數字轉換電路的設計方法，利用片內鎖相環(huán)（PLL）和環(huán)形移位寄存器，采用不高的系統時(shí)鐘便可得到很高的時(shí)間分辨率，且占用較少邏輯資源�？勺鳛楣δ茈娐藩毩⑹褂�，也可作為 IP核方便地移植到其他片上系統（SOC）中。在 Altera公司的 Stratix和 Cyclone系列芯片上實(shí)現時(shí)，時(shí)間分辨率昀高可達 3.3ns。時(shí)序仿真和硬件測試表明該方法的可行性和準確性。 1．引言 時(shí)間數字轉換電路 TDC (Time to Digital Converter)廣泛應用于高能物理中粒子壽命檢測、自動(dòng)檢測設備、激光探測、醫療圖形掃描、相位測量、頻率測量等研究領(lǐng)域[1]。如在醫療圖象掃描儀 PET中廣泛使用 TDC設備，其原理是檢測人體內正電子對消失后產(chǎn)生的一對 gamma射線(xiàn)光子，利用模擬電路將所釋放的 gamma射線(xiàn)光子與閾值比較，并在高于該閾值時(shí)產(chǎn)生一個(gè)觸發(fā)脈沖，數字 TDC電路測量該觸發(fā)脈沖到達的時(shí)間。早期該類(lèi)設備中的 TDC的分辨率為 2.5ns，目前新型設備中分辨率已達 1.4ns [2]。在激光探測中，TDC電路用來(lái)測量 TOF(Time of Flight for Laser)，即分辨從激光源到目標后再返回到激光檢測器的時(shí)間[3]。另外，TDC也是間接實(shí)現 ADC的手段之一。如果在模擬信號前加一個(gè) ATC（Analog to Time Conversion），加上后續的 TDC部分則可以完成 ADC過(guò)程。 早期 TDC電路通常由印刷線(xiàn)路板（PCB）上的分立元件組成，且通常是模擬－數字混合電路，因此功耗和體積較大、電路的一致性較差。超大規模集成電路（VLSI）工藝的進(jìn)步使TDC設計在保持高分辨率的前提下向高集成度、低成本、低功耗方向發(fā)展。同時(shí)全數字集成（All Digital Integration）電路設計因工藝簡(jiǎn)單、設計成本較低、設計難度較小、流片成功率高等因素而一直是電路設計人員追求的目標，全數字的 TDC也是研究人員關(guān)注的問(wèn)題。 文獻[4]于 1993年報道了一種基于環(huán)形延時(shí)門(mén)的全數字 TDC設計。該設計以 1.5微米 CMOS工藝實(shí)現了 13位數字轉換輸出，芯片面積為 1.1mm 2,分辨率為 0.5ns。之后于 2003年，該作者在文獻[5]報道了一種全數字化的模數變換電路，該電路基于環(huán)形延時(shí)門(mén)的全數字TDC實(shí)現。文獻稱(chēng)以 0.8微米 CMOS工藝在 0.45mm 2面積上實(shí)現了 18位全數字的 ADC。 隨著(zhù)集成電路（IC）制造工藝的不斷進(jìn)步，以FPGA（Field Programmable Gate Array）和CPLD（ Complex Programmable Logic Device）為代表可編程邏輯器件 PLD產(chǎn)業(yè)迅速發(fā)展，逐漸蠶食專(zhuān)用集成電路ASIC（Application Specific Integrated Circuit）所占市場(chǎng)份額。這一發(fā)展使得基于PLD的TDC設計成為可能。眾所周知，基于PLD的設計可以有效地縮短研制周期， 提高設計靈活性和可靠性，降低設計成本且無(wú)流片風(fēng)險。成功設計的IP核（Intellectual Property Core ）與工藝相對獨立，可靈活地移植到其他SOC，使設計重用變得十分方便。 本文借鑒文獻[4]和文獻[5]的環(huán)形延時(shí)門(mén)法提出一種基于 FPGA的高精度 TDC的設計方法，為了適應 FPGA設計，對延時(shí)門(mén)法做了改造。如果簡(jiǎn)單移植延時(shí)門(mén)設計，在 FPGA中實(shí)際是行不通的。因為與 ASIC設計不同，在 FPGA里門(mén)電路是由 EDA軟件綜合后實(shí)現，首先很難保證各門(mén)之間的延時(shí)一致性；其次，在時(shí)序上也很難保證和其他電路的配合。為了提高分辨率，與單純計數型 TDC不同，本設計中也采用類(lèi)似環(huán)形延時(shí)門(mén)設計的粗計數和細計數兩部分電路對給定的時(shí)間量進(jìn)行測量，粗計數部分控制測量范圍，細計數部分則由環(huán)形移位寄存器代替環(huán)形延時(shí)門(mén)實(shí)現。本轉換電路以 QuartusII 4.2為軟件平臺在 Altera系列芯品上實(shí)現，時(shí)序仿真表明昀高分辨率可達 3.3ns。 2．基本工作原理 基于環(huán)形延時(shí)門(mén)的 TDC系統的原理框圖如圖 1 所示，PA是起始脈沖，由非門(mén)組成的特定結構延時(shí)鏈提供脈沖 PA的延時(shí)信息。在 PB上升沿，延時(shí)信息經(jīng)鎖存編碼電路鎖存并編碼后輸出，脈沖 PB與 PA之間的時(shí)間差即由編碼輸出的數字量表示。實(shí)驗結果表明，該方法適用于 ASIC實(shí)現，但不適用于 FPGA實(shí)現。原因是目前 EDA工具中綜合器的綜合結果是從設計對象的邏輯功能出發(fā)，而不注重設計者所特定的電路結構，而根據 FPGA電路的內部電路特點(diǎn)，文獻[2]提供的延時(shí)鏈結構并不適于在 FGPA上實(shí)現。FPGA內部布線(xiàn)延時(shí)的不確定性會(huì )大大增加各單元延時(shí)信息的離散性。文獻[6]介紹了該方法的 CPLD實(shí)現，但該法針對具體芯片附加了許多約束條件，延時(shí)鏈中每個(gè)非門(mén)由片內的一個(gè)邏輯宏單元 LE實(shí)現，由于 CPLD容量相對較小，導致芯片資源利率低，芯片間的移植性差,且由于 FPGA與 CPLD結構上的差異暫無(wú)法在 FPGA上實(shí)現。以下介紹一種全新的基于 FPGA的高精度 TDC設計方法。 基于 FPGA的 TDC電路原理如圖 2所示，該電路包括 16位環(huán)形移位寄存器 (Ring Shift Register)、16位輸入 4位輸出的編碼電路 (Encoder)、時(shí)鐘管理模塊(Clockmgr)、8位通用計數器單元(Counter)、復位邏輯(Reset Logic)和輸出邏輯部分(Out Logic)。其中環(huán)型移位寄存器和編碼器組成該電路的細計數器部分，用來(lái)控制電路測量精度；通用計數器作為粗計數部分，決定電路的時(shí)間測量范圍；時(shí)鐘管理模塊通過(guò)調用 FPGA內部 PLL資源用來(lái)為移位寄存器提供合適的工作時(shí)鐘；復位邏輯控制整個(gè) TDC電路的復位動(dòng)作；輸出邏輯將轉換數字量的細計數和粗計數部分組合為昀終系統輸出。 16位移位寄存器構成如圖 3，由 16個(gè)帶異步復位和置位端的 D觸發(fā)器組成，初始狀態(tài)或復位后電路節點(diǎn) p15被置位高電平，其他節點(diǎn)（p14至 p0）被復位至低電平；正常工作時(shí)，在移位脈沖 clk上升沿時(shí)高電平在 16個(gè)電路節點(diǎn)中循環(huán)出現，通過(guò)檢查某時(shí)刻電路節點(diǎn)的狀態(tài)（高電平的位置）可以判斷系統所經(jīng)歷的移位脈沖 clk的數量，電路的時(shí)間分辨率即為 clk的時(shí)鐘周期。編碼器對移位寄存器節點(diǎn)狀態(tài)編碼并作為測量電路細計數部分的 4位輸出。通用計數器工作在移位寄存器節點(diǎn) p15的上升沿，其計數周期為移位脈沖周期的 16倍，完成低位到高位的進(jìn)位計數，并作為測量電路的粗計數部分的 8位輸出。復位邏輯負責環(huán)形移位寄存器和通用計數器的復位操作。輸出邏輯分別將粗計數和細計數輸出的 8位和 4位數據組合為測量電路的昀終輸出，并完成數據的校驗。 基于 FPGA的單計數器脈寬測量電路采用在脈沖寬度對應的時(shí)間內記數的方法，因高頻工作時(shí)計數器會(huì )出現跳碼或漏計現象，造成系統錯誤輸出，所以分辨率很難提高 [7]。與單計數器脈寬測量電路相比采用結構簡(jiǎn)單的細計數電路能大大提高電路的時(shí)間分辨率，并避免了通用計數器極限工作頻率下的跳碼現象，且細計數電路占用極少的片上資源。 3系統實(shí)現及優(yōu)化 Altera公司提供的 Stratix和 Cyclone系列 FPGA芯片具有嵌入式鎖相環(huán)（ PLL）模塊，該模塊可對外部時(shí)鐘進(jìn)行倍頻分頻及相移操作，可編程占空比和外部時(shí)鐘輸出，進(jìn)行系統級的時(shí)鐘管理和偏移控制，常用于同步內部器件時(shí)鐘和外部時(shí)鐘，使內部工作的時(shí)鐘頻率比外部時(shí)鐘更高，時(shí)鐘延遲和時(shí)鐘偏移昀小，減小或調整時(shí)鐘到輸出（TCO）和建立（TSU）時(shí)間，從而提供完整的時(shí)鐘管理方案。使用 Altera Quartus? II軟件無(wú)需任何外部器件，就可以調用芯片內部的 PLL來(lái)實(shí)現相應功能。 該系統時(shí)鐘管理模塊調用 FPGA內部 PLL實(shí)現，通過(guò) QuartusII設置參數為：Ratio為倍頻/分頻因子(Ratio)為 4，輸出時(shí)鐘相移 (Ph) 為 0，輸出時(shí)鐘占空比 (DC)為 50%。 該 TDC電路的時(shí)間分辨率取決于環(huán)形移位寄存器和編碼電路組成的細計數部分，要得到正確的測量數據必須保證對移位寄存器輸出狀態(tài)的正確編碼。與 ASIC設計不同，設計者很難預料 EDA軟件布局布線(xiàn)（Layout）后的情況，而且各種不同結構和性能的可編程器件布局布線(xiàn)的結果也不盡相同，而且構成移位寄存器的 D觸發(fā)器的時(shí)鐘到輸出時(shí)間（TCO）和 D觸發(fā)器輸入在金屬連線(xiàn)上穩定建立的時(shí)間（TSU）也存在一定離散性，使得高頻移位脈沖（納秒級）工作下的移位寄存器在狀態(tài)轉換時(shí)出現毛刺現象，影響編碼正確輸出，同時(shí)編碼器的固有延時(shí)特性也限制系統的時(shí)間分辨率。該脈寬測量電路系統采用的優(yōu)化的編碼算法，使得高頻移位狀態(tài)下編碼輸出能準確反映環(huán)形移位寄存器上各節點(diǎn)狀態(tài)，從而保證了該系統的測量精度；移位時(shí)鐘為 333MHz（周期 3ns）時(shí)在 Altera公司 Stratix和 Cyclone系列芯片上實(shí)現了編碼器的正常工作。 該系統包含了粗記數和細記數兩部分電路，粗記數電路在細記數字電路高位輸出（圖 3中 p15）的上升沿工作。但是由于粗記數電路的延時(shí)在被測脈沖（ clks）上升沿時(shí)可能會(huì )造成對輸出數據的誤讀。 為解決誤讀現象，在輸出邏輯模塊里加入糾錯電路。對被測脈沖 clks延時(shí) clk周期后產(chǎn)生新時(shí)鐘 clks1，在 clks和 clks1的上升沿同時(shí)對 q1和 q0取樣并對取樣數據進(jìn)行處理后作為昀終數據輸出，從而有效地解決了誤讀現象。 移位脈沖工作頻率即為該測量電路的時(shí)間分辨率，通過(guò)時(shí)鐘管理單元可采用不高的外部時(shí)鐘便可得到很高的測量精度。 3仿真結果和測試數據 為測試該系統的時(shí)間分辨率，為基本時(shí)間數字轉換電路附加特定功能電路，使其具有連續測量時(shí)鐘脈沖寬度的功能，測試對象是 clks的高電平延續時(shí)間。通過(guò)改變時(shí)鐘脈沖源的頻率來(lái)記錄該電路對應的測量數據，從而得到該 TDC電路的時(shí)間分辨率。 本文以 QuartusII Web Edition 4.2為軟件平臺，實(shí)驗表明，本 TDC設計在 Altera各主流芯品上的時(shí)序仿真均能順利通過(guò)。適配 Cyclone EP1C3Q240C8芯片的時(shí)序仿真表明，移位時(shí)鐘為 333M(即分辨率為 3ns)，所得到的測試數據輸出正確地反映了被測脈沖的寬度，被測脈沖下降沿到測量數據建立的延時(shí)為 5ns。 由該 TDC構成的脈寬測量電路在 Cyclone EP1C3Q240C8芯片實(shí)現，系統外部時(shí)鐘 25Mhz，PLL設置倍頻因子 8，由 SP1641B信號發(fā)生器提供固定的被測脈沖頻率 F，時(shí)間分辨率 Res的分布如圖 4所示，測試數據表明 Res在 4.9-5.1ns之間，理論值為 5ns。 測量和仿真數據表明該電路能達到納秒級時(shí)間分辨率，邏輯資源占用少，可在低密度芯片上實(shí)現作為專(zhuān)用測量電路使用，或在高密度芯片上作為功能模塊嵌入到特定功能的片上系統（SOC）中；該 TDC電路的轉換速度也在納秒級，使該電路適用于實(shí)時(shí)數據采集及高速數據處理系統。精度可調也是該設計一大特點(diǎn)，移位脈沖的工作頻率決定了該轉換系統的轉換精度，通過(guò)時(shí)鐘管理單元可以產(chǎn)生不同頻率的移位時(shí)鐘，從而測量精度可以根據具體需要進(jìn)行適當調整。 3結束語(yǔ) 本基于 FPGA的時(shí)間數字轉換電路設計在占用較少芯片資源的前提下，實(shí)現了很高的測量精度，工作時(shí)數據轉換速度也在納秒級；本設計電路接口簡(jiǎn)單可作為獨立的功能電路使用，亦可作為功能模塊 IP核[8]方便地嵌入到其他系統實(shí)現特定功能�；� Altera芯片的時(shí)序仿真和硬件測試表明了該方法的可行性和準確性。 |
