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1 引言 振動(dòng)臺的作用之一是將被測物件置于振動(dòng)臺上測量其受迫振動(dòng)時(shí)的表現，一般振動(dòng)臺的振動(dòng)是由振動(dòng)分析儀控制的，但是由于振動(dòng)臺體積形狀和考慮到成本等原因，不利于振動(dòng)分析儀的研發(fā)，所以設計振動(dòng)模擬器對振動(dòng)分析儀的研發(fā)有重要的現實(shí)意義。 振動(dòng)模擬器應盡量對振動(dòng)臺的實(shí)際振動(dòng)情況進(jìn)行模擬。振動(dòng)臺本身的振動(dòng)將不可避免地受到噪聲的影響，導致它的振動(dòng)不一定是符合需求的振動(dòng)。所以要使振動(dòng)模擬器對振動(dòng)臺的實(shí)際振動(dòng)情況進(jìn)行模擬，就必需人為地在采樣信號中加入噪聲。而出于對振動(dòng)分析儀研發(fā)調試的需要，盡量將噪聲范圍處理成可控的，這樣便于調試振動(dòng)分析儀。 利用FPGA開(kāi)發(fā)振動(dòng)模擬器研制開(kāi)發(fā)費用低，不承擔投片風(fēng)險，通過(guò)開(kāi)發(fā)工具在計算機上完成設計，電路設計周期短。所以本文采用FPGA實(shí)現振動(dòng)模擬器設計，由ADC模塊接收調頻和調幅信號，傳給FPGA模塊，FPGA由調頻信號計算出對應的時(shí)鐘，且按此時(shí)鐘輸出經(jīng)調幅的數字正弦波，驅動(dòng)DAC輸出模擬的正弦波，最終和模擬的噪聲相疊加，實(shí)現對實(shí)際振動(dòng)臺的模擬。 2 原理框圖和基本設計思想 振動(dòng)模擬器的原理框圖如圖1所示，圖中由ADC模塊分別接收調頻和調幅信號給FPGA模塊，FPGA模塊將串行的調頻和調幅信號，經(jīng)串并轉換，分別變成一個(gè)16位的并行調頻信號和一個(gè)16位的并行調幅信號。FPGA輸出經(jīng)調頻調幅的數字的正弦波，并驅動(dòng)串行DAC（輸出理想信號）輸出模擬的正弦波；用戶(hù)通過(guò)按鍵確定想要產(chǎn)生的噪聲的頻率范圍，FPGA經(jīng)計算得到滿(mǎn)足用戶(hù)要求的頻率，驅動(dòng)并行DAC（輸出噪聲），產(chǎn)生模擬的噪聲，經(jīng)電流電壓轉換后由同相求和電路將信號與噪聲相疊。 圖1 硬件原理框圖 整個(gè)系統最終輸出0.1～5KHz的振動(dòng)信號和200KHz以下的振動(dòng)噪聲相疊的模擬量。 3 FPGA功能模塊介紹 3．1 芯片選擇 在本設計中，選用Altera 公司的Cyclone系列，型號是EP1C6Q240C8的芯片，PQFP封裝。這款芯片有240個(gè)引腳，其中用戶(hù)可用185個(gè)引腳。有5980個(gè)邏輯單元，32列20行邏輯陣列塊。有2個(gè)PLL鎖相環(huán)，20個(gè)M4K的ROM，每塊ROM為4Kbit，可以另加1位奇偶校驗位。 3．2 原理說(shuō)明 FPGA模塊接收2個(gè)ADS1100的芯片，經(jīng)串并轉換，得到調頻和調幅信號。 波形發(fā)生的基本原理是：對幅值是1的正弦波在一個(gè)周期內的波形按1/200倍周期的時(shí)間間隔取200個(gè)點(diǎn)，存儲這200個(gè)時(shí)間點(diǎn)所對應的波形的幅度，存儲到FPGA的片內ROM中。正弦波幅度表僅需200×16bit=3.2kbit的存儲空間，可用FPGA的一塊片內ROM實(shí)現。通過(guò)查表法產(chǎn)生一系列的值，將這些值和調幅信號相乘就得到一系列的幅度值，即串行DAC的數字輸入，而這些幅度的輸出頻率是調頻信號值的200倍。類(lèi)似的，利用FPGA一塊片內ROM以存儲200KHz以下噪聲的正弦波幅度表（一個(gè)周期內的波形按1/20倍周期的時(shí)間間隔取20個(gè)點(diǎn)）。 調頻信號和調幅信號的分辨率16比特，輸出的正弦信號的分辨率是16比特。 4 AD、DA芯片與FPGA的接口 考慮到本系統需要較多的高頻時(shí)鐘，而若時(shí)鐘管理不當，則因DAC工作不穩定會(huì )導致系統工作出錯；由于連線(xiàn)和邏輯單元的延遲作用,使輸出信號出現毛刺，產(chǎn)生冒險現象。因此純粹依靠傳統的邏輯電路難以達到理想的性能要求，這時(shí)就必須依賴(lài)FPGA內部的專(zhuān)用硬件電路PLL和引入高頻時(shí)鐘的方法產(chǎn)生無(wú)有害毛刺的同步時(shí)鐘輔助實(shí)現高性能的設計。 FPGA芯片和ADC、DAC芯片的接口電路原理圖如圖2所示。 圖2 FPGA與AD、DA芯片的接口電路 4．1 FPGA對ADS1100芯片的控制 調頻和調幅信號使用同一款芯片：ADS1100，16位串行，I2C接口，在本設計中數據更新率是8SPS，電壓型輸出。此芯片僅可在從件模式下工作。ADS1100將模數轉換結果傳給FPGA模塊，由FPGA進(jìn)行串并轉換。 FPGA對ADS1100提供SCLK和SDA引腳，符合I2C協(xié)議。FPGA是主器件，在開(kāi)始與ADS1100通信前先對SDA寫(xiě)2個(gè)字節，分別確定和哪個(gè)ADS1100進(jìn)行通信和對ADS1100的配置寄存器（configuration register）進(jìn)行寫(xiě)以確定對其的操作模式。FPGA外接24MHz的晶振，經(jīng)分頻得到4MHz的時(shí)鐘，ADS1100按8SPS的數據更新率工作，FPGA探測數據線(xiàn)變化以產(chǎn)生SCLK時(shí)鐘信號賦給SCLK引腳。篇幅受限，I2C的FPGA實(shí)現不一一贅述。 4．2 FPGA對DAC8581芯片的控制 信號輸出使用芯片DAC8581，16位串行，SPI接口，在本設計中最高數據更新率是1.8MHz，電壓輸出。DAC8581接收從FPGA傳送過(guò)來(lái)的串行數據，將其進(jìn)行數模轉換，產(chǎn)生振動(dòng)信號，模擬實(shí)際振動(dòng)臺的理想振動(dòng)情況。 FPGA中，由PLL倍頻得到36MHz的時(shí)鐘提供給DAC8581的SCLK引腳。由調頻信號計算得到串行DAC的數據更新率，按此頻率更新串行DAC的數字輸入。由同一個(gè)PLL倍頻得到240MHz的時(shí)鐘捕捉將由DAC處理的數字輸入信號和SCLK引腳信號的跳變沿，從而產(chǎn)生DAC8581的CS片選信號。 數據data一旦準備好，賦給register，240MHz時(shí)鐘探測到第一次SCLK上升沿，就拉低CS片選，第二次探測到SCLK上升沿時(shí)已經(jīng)至少是下一個(gè)240MHz的上升沿了，從而滿(mǎn)足Tlead（見(jiàn)圖3、圖4）參數的要求。CS低時(shí)，一旦240MHz時(shí)鐘探測到SCLK下降沿，將register的最高位數據賦給SDA，將register左移一位，SDA保持不變，直到下一個(gè)SCLK下降沿。當捕捉到SCLK的第17個(gè)下降沿時(shí)，將CS拉高。由此即可滿(mǎn)足以上的圖3、圖4對時(shí)序的要求。 圖3 DAC8581 時(shí)序圖 圖4 DAC8581時(shí)序要求 4．3 FPGA對DAC8820芯片的控制 DAC8820產(chǎn)生振動(dòng)噪聲。16位并行，最高數據更新率4MHz，是電流輸出型。本系統設有2個(gè)用戶(hù)按鍵，分別表示產(chǎn)生40KHz～100KHz，100KHz～200KHz的噪聲頻率范圍，FPGA接收按鍵信號確定噪聲的頻率范圍，在此頻率范圍內產(chǎn)生一個(gè)隨機頻率，由此計算得到DAC8820的數據更新率，FPGA按此頻率準備數據以更新并行DAC的數字輸入。由DAC8820將其進(jìn)行數模轉換，模擬實(shí)際振動(dòng)臺在可能受到外界各種干擾信號后產(chǎn)生的噪聲情況。 DAC8820的引腳WR（低有效）是將16位數據加載到輸入寄存器；LDAC（高有效）是將數據從輸入寄存器加載到DAC寄存器；但是若將同一信號同時(shí)賦給WR和LDAC，則可在下降沿將16位數據加載到輸入寄存器，在上升沿將數據從輸入寄存器加載到DAC輸出。 由FPGA將24MHz的晶振時(shí)鐘分頻得到數據更新率，由此得到的時(shí)鐘信號經(jīng)高頻時(shí)鐘同步賦給DAC8820的WR和LDAC。由于DAC8820是電流輸出的，所以將電流輸出經(jīng)過(guò)OPA277電流電壓轉換輸出，見(jiàn)圖5。圖中的C1是補償電容，其作用是防止增益峰值的出現。 圖5 DAC8820外部電流電壓轉換電路 5 結論 綜上，此振動(dòng)模擬器的調頻信號的分辨率是16比特，可產(chǎn)生0 ～5kHz的清晰信號，所以頻率精度可達到0.076Hz，并可與200KHz以下的確定頻率范圍的隨機噪聲進(jìn)行合成，輸出信號幅度分辨率可達16比特，而且噪聲的頻率范圍是可控的。 本文作者創(chuàng )新點(diǎn)：充分利用了FPGA可現場(chǎng)編程的特點(diǎn)，給讀者提供了一個(gè)實(shí)施簡(jiǎn)單，成本低，可按用戶(hù)需求靈活改變，且易升級的振動(dòng)模擬器的設計方案；且對有特殊要求的信號發(fā)生器的設計有一定借鑒意義。 |
