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1 引言 針對航天測試系統的應用需求，提出一種基于FPGA的微型數字存儲系統設計方案。該系統是在傳統存儲測試系統的基礎上，利用可編程邏輯器件FPGA對傳統存儲測試系統進(jìn)行單元電路的二次集成，使測試系統體積大幅減小，功耗急劇降低，從而提高系統的抗高過(guò)載性能，增加系統靈活性、通用性和可靠性。FPGA不僅完成控制存儲及大部分的相關(guān)數字邏輯單元電路，而且使得整個(gè)存儲系統更為簡(jiǎn)單，布線(xiàn)也更容易。另外，系統FPGA編程就是按照預定功能連接器件內的熔絲，從而使其完成特定邏輯功能的過(guò)程，一旦完成編程，FPGA就相當于一片能夠完成特定功能的集成電路，因而無(wú)需擔心程序運行路徑出錯，這與單片機有本質(zhì)區別。 2 系統硬件設計 2．1 器件選型 2．1．1 電源轉換器TPS70358 系統中，FPGA工作電壓為3．3 V和2．5 V，USB接口器件CY7C68013 工作電壓為3．3 V，Flash工作電壓為3．3 V，系統需通過(guò)電源器件TPS70358將電壓轉換為3．3 V和2．5 V，為系統各器件提供電源。TPS70358是新一代的集成穩壓器，是一個(gè)自耗很低的微型片上系統，具有極低的自有噪音和較高的電源紋波抑制性能，因此，該器件適用于一塊電路板或一片重要器件(如FPGA、DSP)供電的電壓轉換。 2．1．2 現場(chǎng)可編程門(mén)陣列(FPGA)XC2S50 該系統采用XC2S50型FPGA控制各個(gè)接口，該器件是xilinx公司生產(chǎn)的Sparran II系列高性能現場(chǎng)可編程門(mén)陣列(FPGA)，具有如下特點(diǎn)：內置標準JTAG接口，支持3．3 V在系統可編程(ISP)；3．3 V電源，集成密度為50 000個(gè)可用門(mén)；引腳到引腳的延時(shí)7．5 ns，系統頻率高達200 MHz。采用單片FPGA實(shí)現邏輯控制功能簡(jiǎn)化電路設計，提高系統可靠性。且XC2S50系統可編程，只需將一根下載電纜連接到目標板上，就可多次重復編程，方便電路調試。 2．1．3 USB 2．0控制器CY7C68013 CY7C68013是Cypress公司生產(chǎn)的一款USB 2．0控制器，該器件具有運算速度快、功耗小和性?xún)r(jià)比高等特點(diǎn)。時(shí)鐘周期高達40 MHz，每執行1條指令需4個(gè)時(shí)鐘周期；其內部集成有USB接口，I2C總線(xiàn)接口等，該系統設計實(shí)際數據傳輸速度高達10 MHz。 2．2 電路設計思路 圖1為系統硬件結構框圖，計算機通過(guò)USB接口控制可編程邏輯器件FPGA實(shí)現對Flash存儲器的塊擦除、頁(yè)編程、讀數據等操作。 塊擦除操作時(shí)，計算機通過(guò)USB接口向FPGA發(fā)送指令，FPGA接收到指令后對Flash存儲器進(jìn)行塊擦除操作，并將狀態(tài)返回計算機；頁(yè)編程操作時(shí)， FPGA接收計算機并行接口發(fā)送的指令，立即對Flash存儲器進(jìn)行頁(yè)編程操作，先寫(xiě)命令，再寫(xiě)要編程的地址，然后將數據發(fā)送到Flash存儲器中；讀取數據操作時(shí)，FPGA首先接收計算機發(fā)出的指令，然后對Flash存儲器進(jìn)行讀取數據操作，先寫(xiě)命令，再寫(xiě)要讀取的地址，然后開(kāi)始輸出數據，并將狀態(tài)返回計算機并行接口。 3 系統軟件設計 3．1 FPGA對Flash的讀、寫(xiě)、擦除操作 FPGA執行對Flash的讀、寫(xiě)、擦除操作是利用VHDL語(yǔ)言的狀態(tài)機實(shí)現的。狀態(tài)機控制Flash的時(shí)序電路簡(jiǎn)單易行，邏輯關(guān)系一目了然。XC2S50接收到CY7C68013傳來(lái)的擦除控制命令，立即執行擦除操作。按照時(shí)序，首先寫(xiě)入自動(dòng)塊擦除設置命令60H，之后依次寫(xiě)入2個(gè)行地址和1個(gè)列地址進(jìn)行尋址，而后寫(xiě)入擦除命令D0H開(kāi)始執行擦除操作。 讀操作較為復雜，需要XC2S50和CY7C68013協(xié)同工作。這里只給出讀信號的操作過(guò)程。先寫(xiě)人讀設置命令00H，因為讀一次執行一頁(yè)，所以地址的寫(xiě)入是2個(gè)行地址和3個(gè)列地址，之后寫(xiě)入讀命令，在等待rb變高后就可發(fā)送re信號將數據從Flash讀出。寫(xiě)操作過(guò)程與讀操作類(lèi)似，但寫(xiě)操作完全由 XC2S50控制，寫(xiě)完命令、地址后，開(kāi)始寫(xiě)入數據，直到寫(xiě)滿(mǎn)2 KB數據，最后輸入頁(yè)編程命令。需要注意每寫(xiě)完2 KB數據，Flash返回的狀態(tài)信號rb所等待的時(shí)間較長(cháng)，大約是140μs。圖2為頁(yè)編程的流程。 3．2 CY7C68013控制邏輯及固件程序設計 CY7C68013主要完成兩部分工作，一是實(shí)現對擦除的控制開(kāi)關(guān)命令，即上位機通過(guò)USB接口發(fā)送擦除命令，CY7C68013接收到這個(gè)命令后，會(huì )發(fā)送一個(gè)約為200 ms低脈沖通知FPGA啟動(dòng)擦除操作；二是通過(guò)與FPGA配合，完成從Flash通過(guò)CY7C68013的GPIF接口讀入上位機的任務(wù)。 CY7C68013所用到的I／O包括控制線(xiàn)USBCTR1，狀態(tài)線(xiàn)US-BS0，讀信號線(xiàn)USBRD及8條數據線(xiàn)。 讀數時(shí)，首先由單片機發(fā)出讀數開(kāi)始命令USBCTR1，FPGA接收到該命令后開(kāi)始初始化，包括寫(xiě)入讀數設置命令、地址及讀數命令，等待rb變高， USBS0置低，當單片機檢測到USBS0變低后，開(kāi)始給出一系列脈沖GPIF(USBRD)，將2 KB數據依次讀出。與此同時(shí)，FPGA在等待幾百納秒后將USBS0置高，單片機在判斷USBS0變高后也將USBCTR1拉高，為下一頁(yè)讀數做準備。讀數時(shí)序如圖3所示。 按照上述控制邏輯關(guān)系編寫(xiě)CY7C68013的同件程序。CY7C68013有3種可用接口模式：端口、GPIF主控和從FI-FO�！癎PIF主控”接口模式使用PORTB和PORTD構成通向4個(gè)FX2端點(diǎn)FIFO(EP2、EP4、EP6和EP8)的16位數據接口。GPIF作為內部的主控制器與 FIFO直接相連．具有6個(gè)可編程控制輸出信號(CTR0～CTR5)和6個(gè)通用準備就緒輸入信號(RDY0"RDY5)，用戶(hù)可通過(guò)編程設置控制信號的輸出狀態(tài)，即器件在接收到何種就緒信號后執行相應操作，GPIF控制代碼存放于器件內部RAM的波形描述器中。從該系統需求出發(fā)，將CY7C68013設為FIFO Read模式，使GPIF中的Slave FIFO與USB通信中端點(diǎn)緩沖直接建立連接，數據傳送無(wú)需CPU參與。 固件程序代碼設計主要是根據系統需求設計相應的程序框架圖，再調用同件函數庫 (Ezusb．lib)的函數進(jìn)行編程，初始化并重新列舉端點(diǎn)，然后在任務(wù)處理器中設定任務(wù)，在Keil C51環(huán)境中編譯代碼。編譯通過(guò)后，將同件代碼下載到USB單片機中，即可實(shí)現GPIF多字節讀操作。 4 系統可靠性驗證 為驗證系統可靠性，在數據輸入端循環(huán)輸入00"0F遞增數據，通過(guò)上位機讀出、寫(xiě)入Flash中的數據，圖4為試驗數據。通過(guò)讀出的數據驗證了該系統數據存儲及回讀的正確性、可靠性。 5 結束語(yǔ) 采用FPGA對Flash進(jìn)行讀、寫(xiě)、擦除操作，利用狀態(tài)機分時(shí)控制3種操作，簡(jiǎn)化程序設計，簡(jiǎn)單修改地址將Flash的容量從32 MB增加到1 GB，提高了系統的可移植性、可擴展性和通用性，便于維護設備，有利于產(chǎn)品的優(yōu)化和改進(jìn)，縮短了開(kāi)發(fā)周期。采用USB單片機與PC機建立通信連接，與現有設備很好兼容，數據讀取速度可達1O MB／s，可方便、快捷地讀取數據。通過(guò)多次驗證，該系統工作穩定、可靠。 |
