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1 引言 隨著(zhù)接入通信設備的廣泛應用，數據傳輸速率急劇增加。采用低電壓差分信號LVDS(Low-Voltage Differential Signalings)技術(shù)的設備電路系統可使傳輸速度每秒高達數百Mb。但LVDS只能滿(mǎn)足短距離的數據高速傳輸，而不支持長(cháng)距離傳輸。目前許多設備都要求具有長(cháng)距離傳輸數據能力，以確保百米以上的電纜傳輸數據。自適應均衡器能夠自動(dòng)補償信號損耗，使電纜傳輸的串行數字信號能夠重新恢復其原有性能。利用這一特點(diǎn)，并采用高速串行數字接口SDI(Serial Digital In—terface)自適應電纜均衡器及電纜驅動(dòng)器構建系統，可擴大LVDS技術(shù)的數據傳輸范圍，實(shí)現高速長(cháng)距離數據傳輸。因此，這里給出采用DS92LVl023型LVDS器件，CLC006型高速驅動(dòng)器以及CLC014型自適應均衡器構建的系統設計，該系統能夠實(shí)現導彈飛行前實(shí)時(shí)檢測的數據傳輸。 2 總體設計方案 該系統設計要求在100Mb／s速度下傳輸數據，其傳輸距離為300 m，因此，該系統設計主要解決延長(cháng)傳輸距離和速度匹配問(wèn)題。圖1為系統設計原理框圖。其中，DS92LVl023和DS92LVl224型LVDS器件，分別稱(chēng)為串行器和解串器。串行器是一種將并行數據轉成串行數據的器件，而解串器則是將串行數據轉成并行數據的器件。CLC006和CLC014分別是高速驅動(dòng)器和自適應均衡器，高速驅動(dòng)器可驅動(dòng)同軸線(xiàn)傳輸更長(cháng)距離，經(jīng)電纜長(cháng)距離傳輸的信號會(huì )出現衰減，自適應均衡器則用于均衡器電纜傳輸的信號。 3 硬件電路設計 該系統設計中，計算機與USB模塊通過(guò)USB電纜連接，計算機向USB模塊發(fā)送讀數命令，啟動(dòng)DS92LVl224命令及其他操作命令，USB模塊再將控制命令傳給FPGA模塊，FP-GA直接控制LVDS器件工作。由于USB模塊向計算機傳輸數據的速度最高可達140 Mb／s，因此�？蓪�100 Mb／s速率的數據適時(shí)地傳入計算機。 3．1 延長(cháng)距離設計 LVDS信號傳輸是依靠串行器和解串器完成的，串行器和解串器都需一個(gè)外部時(shí)鐘。只有這兩個(gè)外部時(shí)鐘頻率同步時(shí)，串行器和解串器才能正常通信。利用FPGA引腳與內部邏輯，完全能夠解決工作時(shí)鐘頻率同步的問(wèn)題。 串行器DS92LV1023是將外部并行數據串化成串行數據，此時(shí)該串行器輸出的差分壓差約100 mV，該差分壓差傳輸距離只有幾米，加上CLC006電纜高速驅動(dòng)器，其輸出壓差可達2V(壓差可通過(guò)電阻R23調節)，這樣就可以驅動(dòng)同軸電纜傳輸300 m的距離。圖2為L(cháng)VDS發(fā)送電路。 解串器DS92LV1224解串的數據先經(jīng)FPGA模塊傳輸至存儲器，FPGA接收到USB模塊命令后，先通過(guò)控制解串器DS92LVl224的PWRDN、REN、RCLK、RCLK_R/F及REFCLK引腳使LVDS器件開(kāi)始解串．同時(shí)將解串數據直接施加到FPGA引腳，進(jìn)一步處理分析。圖3為L(cháng)VDS接收電路。 3．2 速度匹配 由于LVDS傳輸的信號是數據采集系統所采集的數據，該數據的傳輸速率只有幾百KB，而LVDS器件的傳輸速度范圍為10～66 MByte／s，采用間歇式傳輸，但在傳輸中斷后，再次傳輸需要500μs的同步時(shí)間，所以若LVDS器件采用間歇式傳輸，將丟失500μs的數據，故不能采用該種傳輸方式。 串行器DS92LV1023和解串器DS92LV1224有10個(gè)數據引腳，數據都是8位，一般有2個(gè)數據引腳不同，但這里則采用這兩個(gè)空數據引腳：先將采集的數據暫存到FPGA的內部FIFO中，當FIF0中數據達到10個(gè)字節以上時(shí)，通知FPGA模塊將數據和時(shí)鐘賦到串行器DS92LVl023的引腳傳輸數據，同時(shí)FPGA向串行器DS92LV1023的第Data8位賦值為“0”；當所采集的數據傳輸完成后，增加一些其他數據，使LVDS持續傳輸，與此同時(shí)，FPGA將串行器DS92LV1023的第Data8位賦值為“l(fā)”。 數據接收端上傳至計算機的速度匹配。USB模塊向計算機上傳數據也采用間歇式傳輸方式，即USB模塊每傳輸512個(gè)字節，需停止幾個(gè)μs。所以可利用FPGA的一個(gè)內部FIFO，先將數據暫存到內部FIFO中，等到FIFO中數據達到512個(gè)字節后通知USB模塊讀取數據，然后返回到計算機。 通過(guò)FPGA控制解串器DS92LVl224的PWRDN、REN、RCLK、RCLK_R／F及REFCLK引腳使LVDS器件開(kāi)始解串，由于解串器DS92LV1224解串的數據分為采集的真正數據和用戶(hù)添加的數據。所以，要先過(guò)濾掉添加的數據，再通過(guò)FPGA判斷DS92LVl224的Data8位，如果Data8為“0”，則將數據存到FPGA的FIFO中，其部分程序代碼如下： 4 實(shí)驗結果 圖4是該系統模擬某型號彈上采編器采集自加計數器數據，經(jīng)300 m傳輸距離后得到的部分數據，數據準確無(wú)誤。 5 結論 介紹一種基于LVDS總線(xiàn)的高速數據傳輸系統的設計方案舊，詳細描述了FPGA對LVDS器件工作狀態(tài)和FPGA與單片機相互之間的工作。該系統設計已投入應用，其性能可靠、穩定，適用性強。 |
