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IP就是知識產(chǎn)權核或者知識產(chǎn)權模塊的意思。在EDA技術(shù)和開(kāi)發(fā)領(lǐng)域具有十分重要的作用，在半導體產(chǎn)業(yè)中IP定義為用于A(yíng)SIC或FPGA／CPLD中預先設計好的電路功能模塊。IP可以分為軟IP，固IP和硬IP三種。 隨著(zhù)電子系統的越來(lái)越復雜，PLD設計的越來(lái)越龐大，這就增加了市場(chǎng)對IP核的需求，各大FPGA／CPLD廠(chǎng)商陸續推出了許多IP核。例如：FIR(有限沖擊響應)數字濾波器core；FFT(快速傅里葉變換)core，NCO(數控振蕩器)core等，在設計中如果使用了這些知識產(chǎn)權核可以大大簡(jiǎn)化FPGA／CPLD的設計，加速設計速度，縮短研發(fā)周期，并且較之于開(kāi)發(fā)者自己的設計程序，這些IP有更好的運算精度、速度、SFDR參數、SNR參數等，達到良好的效果! 由于電磁波在傳輸過(guò)程中，經(jīng)過(guò)色散介質(zhì)，如不均勻的波導經(jīng)過(guò)高空電離層時(shí)會(huì )發(fā)生色散現象。Chirp函數在射電天文信號的消色散處理中發(fā)揮著(zhù)重要的作用，研究在FPGA中實(shí)現Chirp函數是基于FPGA的射電宇宙信號處理的重要組成部分。如圖1所示。 該設計就是通過(guò)實(shí)時(shí)的改變NCO IP core的輸入頻率控制字的辦法，數控頻率輸出的辦法實(shí)現Chirp函數。 1 系統總體設計 Chirp函數根據輸出頻率的遞變規律一般分為兩種：線(xiàn)性Chirp函數和非線(xiàn)性Chirp函數，以下是兩種Chirp函數在頻域上的表現如圖2，圖3所示。 從圖2，圖3可以看出Chirp函數的頻率輸出與時(shí)間的f-t關(guān)系可以總結為： 式中：f(n)為非線(xiàn)性函數f0為初始輸出頻率；n為采樣點(diǎn)。由上式可以看出Chirp函數在每一個(gè)時(shí)刻點(diǎn)具有不同的頻率輸出，而根據具體的頻率變化的需要在每一個(gè)時(shí)刻點(diǎn)實(shí)時(shí)的改變其頻率控制字是實(shí)現Chirp函數的關(guān)鍵。其算法框圖如圖4所示。 2 NCO IP Core 數字壓控振蕩器知識產(chǎn)權核(Numerically Con-trolled Oscillators Intellectual Property Core，NCO IPCore)，通過(guò)多種算法(相位累加或者CORDIC算法，在此不一一贅述)，實(shí)現了一個(gè)離散幅度和時(shí)間的正弦波信號輸出。輸入控制字和輸出頻率之間滿(mǎn)足以下方程： s(nT)=Asin[2π(f0+fFM)nT+ψPM+ψDITH)] (5) 式中：T為該模塊的工作時(shí)鐘；f0是由輸入頻率控制字ψINC決定的初始頻率；fFM是由調制頻率控制字ψFM決定的調制頻率；ψPM為該輸出正弦波的調制相位，ψPM=P／2Pwidth，由輸入控制字P的比特位數(Pwidth)決定了它的精度；ψDITH為模塊內部自身的不穩定而引起的相位雜散(噪聲)；幅值量A=2N-1，其中N為幅值精度取值在4～32之間。 該設計中僅采用通過(guò)改變頻率控制字ψINC，以實(shí)現改變頻率輸出的目的，為此式(5)可以簡(jiǎn)化為： 式中，f0由給定的頻率控制字ψINC決定，滿(mǎn)足如下方程： 式中：M為累加器精度；fclk為該模塊的輸入時(shí)鐘頻率，單位為Hz。例如：在fclk=100 MHz的情況下，如果需要f0=10 MHz的輸出，ψINC的計算如下： 通過(guò)Altera公司的FPGA編程軟件QuartusⅡ提供的MegaWizard Plug-In Manager功能，在NCO IPCore參數配置中自動(dòng)對ψINC的計算，很容易得出在輸入頻率的條件下所需輸出頻率的ψINC(累加器精度為32 b的情況下)如圖6所示。 值得注意的是：在MegaWizard Plug-In Manage中，ψINC的精度只保留到了百位。 3 頻率控制字寄存器及驅動(dòng)單元的設計 頻率控制字寄存器為一個(gè)保存有N個(gè)輸出頻率所需的相位累加控制字的片上ROM單元，其作用在驅動(dòng)單元輸入地址控制字的作用下實(shí)時(shí)向NCOIP Core調入所需要的ψINC，在該設計中Chirp函數的頻率變化規律是從1 MHz步進(jìn)1 MHz輸出到16 MHz。在該設計中選擇的累加器精度為32 b，為此選擇的邏輯單元的規律為如表1所示。 為此，建立一個(gè)深度為1 6，每個(gè)存儲單元字長(cháng)32 b位的ROM，將表1內所有ψINC數據保存至nco_1_16．mif文件中，在ROM建立時(shí)調用該mif文件。如圖7所示。 在設計中，通過(guò)不同時(shí)間點(diǎn)向頻率控制字寄存器寫(xiě)入不同的地址信號驅動(dòng)，使存儲器輸出不同的頻率控制字驅動(dòng)NCO IP Core，產(chǎn)生不同的頻率信號輸出。該設計中采用兩個(gè)計數器級聯(lián)作為驅動(dòng)單元，首先第一級計數器將鐘頻率降至需要的Chirp函數輸出某頻點(diǎn)的穩定時(shí)間范圍，將第一級計數器的進(jìn)位端作為第二級計數器的時(shí)鐘輸入端；第二級計數器的作用是，產(chǎn)生地址信號以驅動(dòng)頻率控制字存儲器輸出相應的控制字，當前級進(jìn)位信號有效時(shí)該計數器輸出加“1”。以達到改變頻率輸出的目的，其連接電路圖如圖9所示。 4 仿真與驗證 將該設計通過(guò)將程序下載到Altera公司生產(chǎn)的DSP開(kāi)發(fā)板(型號DK-DSP-2C70N)中進(jìn)行仿真，其核心FPGA(型號為EP2C70F672C6)的資源使用情況如圖10所示。 并通過(guò)該開(kāi)發(fā)板上D／A轉換器輸出模擬波形(只截取了4個(gè)時(shí)刻的圖樣)如圖11所示。 通過(guò)圖11可以看出該設計能很好地完成掃頻輸出的功能，并且雜波分量很小，干擾很小。 5 結 語(yǔ) 該設計通過(guò)采用技術(shù)成熟的NCO IP Core完成，其優(yōu)勢在于： (1)利用了成熟的FPGA知識產(chǎn)權技術(shù)，使得設計更加簡(jiǎn)便并易于移植； (2)利用NCO IP core的高穩定性，使得Chirp函數的各項噪聲較之于其他設計更小，有利于對射電天文這樣微弱信號的處理，減少了處理帶來(lái)的各種噪聲。 |
