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電荷耦合器件(Charge Coupled Devices，CCD)是20世紀70年代初發(fā)展起來(lái)的新型半導體集成光電器件。作為一種新型的MOS器件，與普通MOS器件相比，具有集成度更高、功耗更低、設計更簡(jiǎn)單、制造工序更少等優(yōu)點(diǎn)。隨著(zhù)航天技術(shù)的發(fā)展，在航天器高姿態(tài)和高準確度測量、空間遙感和對地觀(guān)測等領(lǐng)域中，性能優(yōu)越的CCD相機越來(lái)越多地得到了應用。 在此，將CCD應用于數字航測相機中。數字航測相機是基于數字相機的基本原理，將圖像以數字信息的形式存儲、轉移，并與地面實(shí)現通信。CCD圖像傳感器是相機的眼睛，它對相機的性能起到非常關(guān)鍵的作用，因此，實(shí)現電子掃描功能的CCD驅動(dòng)電路是數字航測相機系統設計的關(guān)鍵。 DALSA公司的FTF4052M 22M Full－Frame型CCD是一款全幀型CCD圖像傳感器。這里在分析該器件的工作過(guò)程中，以及對驅動(dòng)信號的要求后，采用了基于可編程邏輯器件(CPLD)技術(shù)，將CCD驅動(dòng)電路集成在一塊芯片上，實(shí)現了CCD圖像傳感器的驅動(dòng)電路，并且結合Ahera公司的EPM7160SLC84－10完成了硬件電路的設計。 1 全幀型CCD驅動(dòng)時(shí)序發(fā)生器原理 1．1 FTF4052M芯片介紹 FTF4052M是22兆像素(4 008 pixel×5 334 pix－e1)的超大分辨率全幀CCD圖像傳感器，其內部結構如圖1所示。 其主要特性如下： (1)36 mm×48 mm的光敏面； (2)優(yōu)異的抗光暈性能； (3)22兆有效像素(8H×5 344 V)； (4)可實(shí)現垂直子采樣； (5)高的線(xiàn)性動(dòng)態(tài)范圍(>72 dB)； (6)數據傳輸率高達27 MHz； (7)可實(shí)現單路，雙路和四路同時(shí)輸出。 該芯片在結構上分為3部分，中間最大的區域為光敏區，即光積分區域；上下兩部分為兩個(gè)輸出寄存器。將光積分生成的電荷水平轉移到4個(gè)角的輸出放大器，輸出放大器將光生電荷形成的電壓信號放大并轉移出CCD。 C1，C2，c3為水平像素轉移寄存器的時(shí)鐘信號。A1，A2，A3，A4為垂直行驅動(dòng)時(shí)鐘信號。TG是光敏區與輸出寄存器之間的隔柵；OG是輸出柵；sG是輸出柵之前的最后一個(gè)柵；RG是輸出放大器。該芯片的最大特點(diǎn)是將光敏區生成的圖像分成W，X，Y，Z四個(gè)對稱(chēng)的象限，每個(gè)象限的電荷可以以不同的方向轉移，通過(guò)四個(gè)輸出端同時(shí)輸出，有效地提高了幀速率，單端輸出的幀速率為1幀／s，而四端同時(shí)輸出就可以達到3．6幀／s。 1．2 幀轉移時(shí)序分析 CCD的整個(gè)幀轉移時(shí)序如圖2所示，主要分為3個(gè)階段，而且這三個(gè)階段是周期進(jìn)行的。在此，把空閑模式階段定義為第一階段，在CCD芯片空閑模式下，A時(shí)鐘信號全部保持低電平�？臻e模式后，CCD芯片開(kāi)始進(jìn)入第二階段，即光積分階段。 如圖2所示，SSC為系統內部基準時(shí)鐘信號，用于校準整個(gè)CCD的時(shí)序。VA high是控制四組A時(shí)鐘的高低電平轉換信號；TG信號的相位和頻率與A1完全一致。由于CCD芯片FTF4052M發(fā)球全幀CCD芯片，光敏面占CCD面積的大部分，為了得到100%的污染點(diǎn)圖像，必須加上機械快門(mén)。它的開(kāi)啟由Trig-in信號完成。當Trig-in信號上升沿到來(lái)時(shí)，觸發(fā)快門(mén)使之進(jìn)行開(kāi)啟動(dòng)作，CcD準備進(jìn)行光積分。在Trig-in信號上升沿之后，當基準時(shí)鐘信號SSC的第一個(gè)上升沿到來(lái)時(shí)，產(chǎn)生脈沖寬度為190.6 ps的信號CR，用于對CCD進(jìn)行初始化。當CR脈沖到下降沿時(shí)，快門(mén)徹底打開(kāi)，ccD正式進(jìn)入光積分階段。A1繼續保持低電平；A2，A3，A4上升為高電平。因為CCD芯片中的每個(gè)像素都可以看作是由四個(gè)柵極(每個(gè)柵極連接一相時(shí)鐘信號)“覆蓋”的，而且像素之間必須分離開(kāi)，水平方向上可以通過(guò)溝道隔離像素。為了將像素與像素在垂直方向上隔離開(kāi)，必須將四個(gè)柵極中的某一個(gè)柵極電壓變?yōu)榱�。在該系統應用中，將A1保持低電平，以起到像素隔離的作用。然而光生電荷在保持高電平的A2，A3，A4柵極下積聚起來(lái)，形成信號電荷包。 光積分結束后進(jìn)人第三階段，即幀轉移階段，而幀轉移又可以看成是垂直行轉移和水平像素轉移交替進(jìn)行的，它們之間的轉換通過(guò)SSC電平的高低轉換實(shí)現。 SSC上升沿的到來(lái)標志著(zhù)一次水平像素轉移的結束和一次垂直行轉移的開(kāi)始，CCD像素垂直方向的行轉移是由A1，A2，A3，A4等時(shí)鐘及像素傳輸門(mén)TG時(shí)鐘來(lái)完成的，其頻率都為50 kHz，且四相A時(shí)鐘信號要滿(mǎn)足嚴格的交迭原理。在SSC保持高電平時(shí)，如圖3所示，光敏區里已經(jīng)生成的電荷包在四相A時(shí)鐘信號的驅動(dòng)下逐行地向上和向下轉移到輸出寄存器。 SSC下降沿到來(lái)時(shí)，標志著(zhù)一次垂直行轉移的結束和一次水平像素轉移的開(kāi)始，CCD像素水平方向像素的轉移是由C1，C2，c3等時(shí)鐘來(lái)完成的，信號頻率都為25 MHz。其轉移原理與垂直行轉移原理一樣，三相C時(shí)鐘信號亦要嚴格滿(mǎn)足三相交迭原理。如圖4所示，輸出寄存器就是在三相C時(shí)鐘信號的驅動(dòng)下將這一行逐個(gè)像素向輸出放大器轉移的。 RG(Reset Gate)是通過(guò)復位管對輸出放大器的浮置擴散電容(Floating Diffusion Capacitante，FD)進(jìn)行復位的信號，其中FD可以將接收到的電荷包轉換為電壓信號。復位后FD可以接收下一個(gè)電荷包。SG(Summing Gate)是在輸出柵OG之前的最后一個(gè)柵，SG信號和RG信號的相位與C3信號的相位相同。一行電荷包經(jīng)過(guò)輸出放大器的轉換和放大后，以電壓信號的形式從CCD輸出。接下來(lái)再進(jìn)行下一行的垂直行轉移和水平像素轉移輸出，直到將光敏面上的所有5 356行電荷包輸出完畢為止。由此可見(jiàn)，整個(gè)一幀圖像是在A(yíng)時(shí)鐘信號和C時(shí)鐘信號的交替驅動(dòng)下從CCD芯片的輸出放大器輸出而完成幀轉移的。 2 驅動(dòng)系統設計 隨著(zhù)大規�？删幊唐骷难杆侔l(fā)展和廣泛使用，傳統的通過(guò)TTL標準電路構成的積木式電路系統已經(jīng)慢慢被淘汰。目前較為流行的CCD驅動(dòng)電路設計方案一般有兩種：一是用FPGA或者是CPLD產(chǎn)生CCD的時(shí)序驅動(dòng)信號，以及用模擬電路(功率放大晶體管和電位器)實(shí)現對CCD的直流電平驅動(dòng)信號；另一種則是用專(zhuān)用的CCD驅動(dòng)芯片，實(shí)現對CCD的驅動(dòng)。前者要求開(kāi)發(fā)者對硬件描述語(yǔ)言熟悉，而且實(shí)現靈活，集成度高，方便功能的升級和擴展；后者則只需對寄存器進(jìn)行設置，編程較為簡(jiǎn)單，但是可擴展性稍差。在此，采用Altera公司EPM7160SIC 84-10型可編程邏輯器件(CPLD)，使用Altera公司的QuartusⅡ集成開(kāi)發(fā)環(huán)境，并通過(guò)與微機相連的下載線(xiàn)實(shí)現CPLD的燒寫(xiě)和在線(xiàn)編程。頂層的設計采用原理圖輸入，設計出各個(gè)功能模塊，然后再使用硬件描述語(yǔ)言(VHDL)對各個(gè)功能模塊編程的自上而下的開(kāi)發(fā)方法，實(shí)現了高層次復雜邏輯的設計，從而實(shí)現了硬件設計的軟件化。 通過(guò)對該CCD芯片的了解，將頂層設計分為3個(gè)功能模塊，分別為倍頻模塊(模塊1)、光積分時(shí)間控制及快門(mén)控制模塊(模塊2)、幀轉移模塊(模塊3)，各功能模塊的關(guān)系如圖5所示。模塊1為倍頻模塊，通過(guò)調用該模塊，可產(chǎn)生幀轉移所需的頻率脈沖信號。由于CPLD芯片一般不帶有PLL模塊，故可采用延時(shí)加異或的方式來(lái)實(shí)現倍頻。不過(guò)目前較新的CPLD，如Lattice的MachXo系列器件則可直接調用PLL，此處不再贅述。模塊2為光積分時(shí)間及快門(mén)控制，通過(guò)拍照指令產(chǎn)生CR脈沖信號，對CCD進(jìn)行初始化，并生成一個(gè)在光積分期問(wèn)保持高電平的使能信號ENA。將ENA分別發(fā)送至模塊1和模塊3。CR信號和ENA可通過(guò)對按鍵信號Trig—in的延遲處理來(lái)實(shí)現，也較為簡(jiǎn)單。該設計中最關(guān)鍵的是幀轉移模塊。其原理主要是利用3個(gè)計數器進(jìn)行相互嵌套，從而產(chǎn)生所需的驅動(dòng)信號，其簡(jiǎn)易流程如圖6所示。 首先由CLK時(shí)鐘產(chǎn)生模6計數器sell、模4764計數器sel2和模6計數器sel3。由于sell和sel2相互作用，當滿(mǎn)足ENA=1且sel2≥683(由圖3可得出)時(shí)，則相應可產(chǎn)生C1，C2，c3信號值，否則全部賦為0。而A1，A2，A3，A4則是在SEL2和SEL3的共同作用下，將主時(shí)鐘信號進(jìn)行分頻后作為時(shí)鐘，在滿(mǎn)足圖6中所羅列的條件后，根據SEL2值的變化即可給出A1～A4的值。 采用這種模塊化的設計，其光積分時(shí)間、行轉移頻率和像轉移頻率、行轉移數和每行像素轉移數均可調整，程序的移植性較好，可適用于不同的需要，而且也方便調試。 3 實(shí)驗結果分析 對程序進(jìn)行系統仿真后的時(shí)序圖如圖7所示�？煽闯鲈摃r(shí)序符合CCD芯片的datasheet要求。將編譯好的程序下載到CPLD中，通過(guò)示波器可以得到所需的驅動(dòng)信號，如圖8所示。 在實(shí)驗中發(fā)現，雖然軟件仿真中各個(gè)驅動(dòng)信號能夠嚴格符合CcD4052M要求的時(shí)序關(guān)系，但是實(shí)際輸出到CCD信號的驅動(dòng)信號卻仍然有不同程度的延時(shí)。這主要是由兩方面的原因引起的。首先，由于在設計初期采用的是集成開(kāi)發(fā)環(huán)境下行為級的仿真功能，仿真過(guò)程不包括延時(shí)信息，只為驗證代碼行為的正確性，可以做到與器件無(wú)關(guān)，所以CPLD的輸出會(huì )與仿真結果有所差異；其次，CCD驅動(dòng)信號由CPLD產(chǎn)生后，需要經(jīng)過(guò)后續的模擬驅動(dòng)電路，由于電子器件本身的特性和差異，造成了抵達CCD管腳的驅動(dòng)信號具有不同的延時(shí)。其中，第一種誤差可以通過(guò)進(jìn)行集成開(kāi)發(fā)環(huán)境下的時(shí)序級仿真解決。這種仿真為設計的每一個(gè)底層器件加入了延時(shí)信息，可以模擬到比較接近實(shí)際電路的行為。第二種誤差因電子器件本身造成的，存在個(gè)體性差異，無(wú)法進(jìn)行精確的計算。解決方法是在電路設計中加入延時(shí)芯片，通過(guò)實(shí)際測量，設定不同延時(shí)芯片的延時(shí)，校正各個(gè)驅動(dòng)信號間的誤差。 4 結 語(yǔ) 該CCD驅動(dòng)系統采用CPLD芯片進(jìn)行設計，具有性能好，功耗低，體積小的特點(diǎn)。該驅動(dòng)電路的研制結果表明，采用CPLD專(zhuān)用集成芯片進(jìn)行系統設計有它自身的優(yōu)點(diǎn)，可以簡(jiǎn)化設計，并且調試簡(jiǎn)單，可擴展性也比較強。 |
