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1 前言 現場(chǎng)可編程邏輯器件（FPGA）在高速采集系統中的應用越來(lái)越廣，由于FPGA對采集到的數據的處理能力比較差，故需要將其采集到的數據送到其他CPU系統來(lái)實(shí)現數據的處理功能，這就使FPGA系統與其他CPU系統之間的數據通信提到日程上，得到人們的急切關(guān)注。本文介紹利用VHDL語(yǔ)言實(shí)現 FPGA與單片機的串口異步通信電路。 整個(gè)設計采用模塊化的設計思想，可分為四個(gè)模塊：FPGA數據發(fā)送模塊，FPGA波特率發(fā)生控制模塊，FPGA總體接口模塊以及單片機數據接收模塊。本文著(zhù)重對FPGA數據發(fā)送模塊實(shí)現進(jìn)行說(shuō)明。 2 FPGA數據發(fā)送模塊的設計 根據RS232 異步串行通信來(lái)的幀格式，在FPGA發(fā)送模塊中采用的每一幀格式為：1位開(kāi)始位+8位數據位+1位奇校驗位+1位停止位，波特率為2400。本系統設計的是將一個(gè)16位的數據封裝成高位幀和低位幀兩個(gè)幀進(jìn)行發(fā)送，先發(fā)送低位幀，再發(fā)送高位幀，在傳輸數據時(shí)，加上文件頭和數據長(cháng)度，文件頭用555555來(lái)表示，只有單片機收到555555時(shí)，才將下面傳輸的數據長(cháng)度和數據位進(jìn)行接收，并進(jìn)行奇校驗位的檢驗，正確就對收到的數據進(jìn)行存儲處理功能，數據長(cháng)度可以根據需要任意改變。由設置的波特率可以算出分頻系數，具體算法為分頻系數X=CLK/(BOUND*2)�？捎纱耸剿愠鏊璧娜我獠ㄌ芈�。下面是實(shí)現上述功能的VHDL源程序。 Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity atel2_bin is port( txclk: in std_logic; --2400Hz的波特率時(shí)鐘 reset: in std_logic; --復位信號 din: in std_logic_vector(15 downto 0); --發(fā)送的數據 start: in std_logic; --允許傳輸信號 sout: out std_logic --串行輸出端口 ); end atel2_bin; architecture behav of atel2_bin is signal thr,len: std_logic_vector(15 downto 0); signal txcnt_r: std_logic_vector(2 downto 0); signal sout1: std_logic; signal cou: integer:=0; signal oddb:std_logic; type s is(Start1,start2,shift1,shift2,odd1,odd2,stop1,stop2); signal state:s:=start1; begin process(txclk) begin if rising_edge(txclk) then if cou3 and state=stop2) then thr'0'); sout1 if start='1' then if cou=3 then len'0'); state oddb --奇校驗位 if ddb='1' then sout1 sout1 tsr1:=thr(15 downto 8); oddb2:=thr(15 downto 8); sout1'0'); state oddb --奇校驗位 if ddb='1' then sout1 sout1其中各信號的說(shuō)明已在程序中標明了。波形仿真圖如圖2所示。 圖2 FPGA數據發(fā)送時(shí)序仿真圖 圖中Din寫(xiě)入值為3355H，波特率為2400Hz，Start信號始終置邏輯1，即隨時(shí)都能發(fā)送數據。Reset信號邏輯1時(shí)復位，邏輯0時(shí)電路開(kāi)始工作。THR是數據寄存器，文件頭、數據長(cháng)度以及數據位都先寄存到THR中，Len是數據長(cháng)度，TSR是低8位數據幀寄存器，TSR1是高8位數據幀寄存器。數據長(cháng)度Len定為02H，發(fā)送時(shí)先發(fā)送低8位55H，后發(fā)送高8位33H，一共發(fā)送兩遍。發(fā)送的數據格式說(shuō)明：當發(fā)送55H時(shí)，其二進(jìn)制為01010101，則發(fā)送的數據的二進(jìn)制數為00101010111（1位開(kāi)始位+8位數據位+1位奇校驗位+1位停止位）。 單片機部分先對FPGA發(fā)送過(guò)來(lái)的文件頭進(jìn)行確認，正確就接收文件，否則放棄接收的數據。根據FPGA發(fā)送模塊的協(xié)議，對串口控制寄存器SCON和波特率控制寄存器PCON的設置即可實(shí)現。 3 總結 目前電子產(chǎn)品的開(kāi)發(fā)中經(jīng)常要綜合運用EDA技術(shù)、計算機控制技術(shù)、數字信號處理技術(shù)，那么電路各部分經(jīng)常需要數據交換。本文也是基于此給出這方面應用的實(shí)例，供開(kāi)發(fā)者交流。 |
