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常用的數字濾波器有FIR數字濾波器和IIR數字濾波器｡FIR數字濾波器具有精確的線(xiàn)性相位特性,在信號處理方面應用極為廣泛,而且可以采用事先設計調試好的FIR數字濾波器IPCore來(lái)完成設計,例如Altera公司提供的針對Altera系列可編程器件的MegaCore,但是需要向Altera公司購買(mǎi)或申請試用版｡另外,對于相同的設計指標,FIR濾波器所要求的階數比IIR濾波器高5~10倍,成本較高,而且信號的延遲也較大｡IIR濾波器所要求的階數不僅比FIR濾波器低,而且可以利用模擬濾波器的設計成果,設計工作量相對較小,采用FPGA實(shí)現的IIR濾波器同樣具有多種優(yōu)越性｡ IIR濾波器主要有巴特沃斯濾波器､切比雪夫濾波器和橢圓濾波器幾種｡給出了以上三種濾波器實(shí)現同樣性能指標所需的階數及阻帶衰減的比較,如表1所示｡ 表1 三種濾波器的性能比較 由表1可見(jiàn),橢圓濾波器給出的設計階數比前兩種低,而且頻率特性較好,過(guò)渡帶較窄,但是橢圓濾波器在通帶上的非線(xiàn)性相位響應最明顯｡本系統選用橢圓函數濾波器進(jìn)行設計｡ 1 原理分析 數字濾波器實(shí)際上是一個(gè)采用有限精度算法實(shí)現的線(xiàn)性非時(shí)變離散系統,它的設計步驟為:首先根據實(shí)際需要確定其性能指標,再求得系統函數H(z),最后采用有限精度算法實(shí)現｡ 根據需要,本系統的設計指標為:模擬信號采樣頻率為2MHz,每周期最少采樣20點(diǎn),即模擬信號的通帶邊緣頻率為fp=100kHz,阻帶邊緣頻率fs=1MHz,通帶波動(dòng)Rp不大于0.1dB(通帶誤差不大于5%),阻帶衰減As不小于32dB｡換算為數字域指標為:Wp=0.1π,Ws=0.2π,Rp=0.1dB,As=32dB｡系統函數H(z)的計算采用Matlab軟件比較方便,其中有兩個(gè)現成的函數可以使用:ellipord(wp/pi,ws/pi,Rp,As)函數用來(lái)計算數字橢圓濾波器的階次N和3dB截止頻率wn,而ellip(N,Rp,As,wn)函數可以求得直接型橢圓IIR濾波器的各個(gè)系數｡通過(guò)調用以上兩個(gè)函數計算得到的系統函數H(z)為: 這是一個(gè)四階IIR系統,Matlab計算出該系統的頻率響應如圖1所示,可見(jiàn)滿(mǎn)足設計要求｡ 如果采用直接型結構實(shí)現,需用的乘法器和延遲單元相對較多,而且分子和分母的系數相差較大,需要較多的二進(jìn)制位數才能實(shí)現相應的精度要求｡ 如果采用二階節級聯(lián)實(shí)現,一來(lái)各基本節的零點(diǎn)､極點(diǎn)可以很方便地單獨進(jìn)行調整,二來(lái)可以降低對二進(jìn)制數位數的要求｡給出了一個(gè)直接型結構轉為級聯(lián)型結構的dir2cas.m文件,利用該函數求得系統函數的級聯(lián)表達形式為: H(z)=H1(z)×H2(z)=(0.11-0.1041z -1+0.11z -2)/(1-1.58z -1+0.6469z -2)×(0.2464-0.426z -1+0.2464z -2)/(1-1.7753z -1+0.892z -2) 由上式可以看出,每個(gè)二階節的分子､分母系數差異減少了｡值得注意的是,在分配二階節的增益時(shí),要保證每個(gè)節不會(huì )發(fā)生運算溢出,可以先用Matlab軟件分析計算來(lái)合理安排各節的增益｡經(jīng)過(guò)計算,本文采用第一級分配0.11,第二級分配0.2464,可以保證在要求的輸入范圍,沒(méi)有數據溢出發(fā)生｡ 2 系統實(shí)現 將第一個(gè)二階節的系統函數表示為差分方程: y1(n)=a0x(n)-a1x(n-1)+a2x(n)+b0y(n-1)-b1y(n-2) =0.11x(n)-0.1041x(n-1)+0.11x(n)+1.58y(n-1) -0.6469y(n-2) 可以看出,一個(gè)二階節的實(shí)現需要五次乘法運算､四次加法運算(采用二進(jìn)制補碼將減法運算變?yōu)榧臃ㄟ\算)｡兩個(gè)二階節共需要十次乘法運算｡雖然現在已有上千萬(wàn)門(mén)的FPGA產(chǎn)品可供選用,但是一般應用時(shí)全部采用硬件陣列乘法器畢竟不太合適,而如果采用串行乘法器進(jìn)行分時(shí)復用,其工作速度也不太理想｡ 本文采用一個(gè)折中的方法實(shí)現,即乘加單元(MAC)的乘法器采用陣列乘法器,而不使用串行乘法器,以提高運算速度｡需要注意的是,MAX+plusⅡ的LPM庫中乘法運算為無(wú)符號數的陣列乘法,所以使用時(shí)需要先將兩個(gè)補碼乘數轉換為無(wú)符號數相乘后,再將乘積轉換為補碼乘積輸出｡每個(gè)二階節完成一次運算共需要6個(gè)時(shí)鐘周期,而且需采用各自獨立的MAC實(shí)現兩級流水線(xiàn)結構,即每個(gè)數據經(jīng)過(guò)兩個(gè)二階節輸出只需要6個(gè)時(shí)鐘周期｡ 2.1 系統原理框圖 系統原理框圖如圖2所示,模擬信號經(jīng)過(guò)TLC5510轉換為00H~FFH的二進(jìn)制數后,送入四階IIR低通濾波器,處理后輸出10位二進(jìn)制數送AD7520得到雙極性的模擬電壓輸出｡ 2.2 頂層IIR模塊 頂層IIR模塊如圖3所示｡主要由一個(gè)時(shí)序控制模塊IIRC､兩個(gè)IIR二階節模塊(IIR1和IIR2)構成｡IIR模塊設計為10位二進(jìn)制補碼輸入,最高位ad9為補碼符號位,次高位ad8用于防止運算時(shí)的溢出｡可見(jiàn)該IIR模塊實(shí)際可以輸入9位二進(jìn)制補碼數,但TLC5510的輸出數據為8位,輸入到IIR模塊時(shí),將ad9和ad8引腳均接地,即輸入為正極性電壓｡ clr輸入端為異步清零端,高電平有效｡當輸入時(shí)鐘clk為12MHz時(shí),IIR模塊產(chǎn)生一個(gè)頻率為2MHz的clk_ad輸出時(shí)鐘提供給TLC5510｡輸出數據dout為10位二進(jìn)制補碼｡IIR1和IIR2模塊構成級聯(lián)結構｡ 2.3 IIR1和IIR2模塊 IIR1､IIR2模塊主要由兩個(gè)模塊構成,一個(gè)是數據移位模塊,在CLK_R時(shí)鐘作用下將差分方程的各x､y值延遲一個(gè)時(shí)鐘;另一個(gè)模塊是補碼乘加單元,用VHDL語(yǔ)言編寫(xiě),兩個(gè)乘數先取補后再進(jìn)行陣列乘法,在CLK_B時(shí)鐘控制下完成一次乘加運算,乘積取補后輸出,共需要6個(gè)時(shí)鐘｡ 差分方程的各系數如表2所示,采用10位定點(diǎn)純小數補碼表示｡ 表2 二階差分方程的系數 另外模塊中的五個(gè)系數定義為常數,以節省硬件資源,并且采用0舍1入法進(jìn)行數據處理,盡量提高數據運算精度｡VHDL程序如下: entity smultadd1 is port (clk_regbt,clk_reg: in std_logic: x0,x1,x2,y0,y1:in std_logic_vector(9 downto 0); yout: out std_logic_vector(9 downto 0)); end smultadd1; architecture behav of smultadd1 is signal tan,tbn,tp2n:std_logic; signal cnt: std_logic_vector(2 downto 0); signal ta,tb,taa,tbb:std_logic_vector(8 downto 0); signal tmpa,tmpb:std_logic_vector(9 downto 0); signal tp:std_logic_vector(18 downto 0); signal tpp:std_logic_vector,22 downto 0); signal ytmp,p:std_logic_vector(23 downto 0); constant a0:std_logic_vector(9 downto0:=“0000011100” (其余常數說(shuō)明略) begin tp2n<=tan xor tbn;--求補后送陣列乘法器 taa<=not ta +‘1' when (tan=‘1') else ta; tbb<=not tb +‘1' when (tbn=‘1') else tb; tpp<=‘1'&‘1'&‘1'&‘1'& not tp +‘1' when(tp2n=‘1') elsetp; tmpa<=a0 when cnt=0 else a1 when cnt=1 else a2 when cnt=2 else b0 when cnt=3 else b1 when cnt=4 else (others=>‘0'); tmpb<=x0 when cnt=0 else x1 when cnt=1 else x2 when cnt=2 else y0 when cnt=3 else y1 when cnt=4 else (others=>‘0'); ta<=tmpa(8 downto 0);tb<=tmpb(8 downto 0); tan<=tmpa(9);tbn<=tmpb(9); tp<=taa*tbb; p<=(others=>‘0') when (tmpb=“0000000000”) else tp2n & tpp; process (clk_reg,clk_regbt) begin if clk_reg=‘1' then cnt<=“000”;ytmp<=(others=>‘0'); elsif (clk_regbt'event and clk_regbt=‘1') then if cnt<5 then cnt<=cnt+1;ytmp<=ytmp+p; elsif (cnt=5) then if ytmp(7)=‘1' then yout(8 downto 0)<=ytmp(16 downto 8)+1; yout(9)<=ytmp(23); else yout(8 downto 0)<=ytmp(16 downto 8); yout(9)<=ytmp(23); end if; end if; end if; end process; end behav; IIR2模塊的輸出數據采用將補碼最高符號位直接取反轉換為移碼后,就可以送到DAC7520實(shí)現雙極性信號輸出｡ 3 系統性能測試 系統性能的測試采用單極性方波周期信號作為輸入信號｡信號的頻率為100kHz,在采樣頻率為2MHz時(shí),每個(gè)周期采樣20個(gè)點(diǎn),換算成數字域頻率為0.1π,其二次諧波的數字頻率為0.2π｡輸入到TLC5510的信號電壓幅度為0~2V,則經(jīng)過(guò)A/D轉換后的輸出為00H~FFH｡由于低通濾波器的阻帶截止頻率選在200kHz,衰減32dB,由信號理論分析可知,周期方波信號沒(méi)有二次諧波,所以對三次諧波的衰減經(jīng)過(guò)IIR濾波器后輸出有直流分量的基波(頻率為100kHz)正弦信號｡理論計算給出的方波周期信號基波幅度為: 2E/π= (2×255)/π=162.34 輸入一個(gè)周期的數據,Matlab的計算值與MAX+plusⅡ的仿真值如表3所示｡ 表3 濾波后輸出的數據 由表3可見(jiàn),仿真輸出值為補碼,谷點(diǎn)輸出值993換算成符號數為993-1024=-31｡Matlab軟件計算的滿(mǎn)度輸出值為286.9,其基波幅度為[286.9-(-34.9)]/2=160.9,與理論值的誤差為: (160.9-162.34)/162.34=-0.87% 四階IIR濾波器實(shí)現的滿(mǎn)度輸出值為[282-(-31)]/2=156.5,與理論值的誤差為: (156.5-162.34)/162.34=-3.6% 這是由于有限精度算法所引起的誤差,可以通過(guò)增加二進(jìn)制位數來(lái)提高系統的運算精度｡圖4給出單極性方波信號的前三個(gè)周期經(jīng)過(guò)濾波后得到的含直流分量的輸出波形,其中實(shí)線(xiàn)為Matlab的計算值,“*”為MAX+plusⅡ的仿真輸出｡可見(jiàn),該四階級聯(lián)IIR濾波器達到了設計要求｡ 如果改變?yōu)V波器的輸入時(shí)鐘頻率,則可以改變?yōu)V波器的截止頻率｡另外如果輸入無(wú)直流分量的周期信號,而且其頻率為采樣頻率的1/20,則該低通濾波器可以直接得到基波分量輸出｡其實(shí),要將TLC5510輸出的直流分量濾出很容易,只需利用FPGA做一個(gè)減法運算即可｡ |
