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在GPS接收機基帶處理器中，擴頻信號的捕獲及定位的快速、精確和實(shí)時(shí)性的需求成為整個(gè)處理器的核心，不但是影響接收性能指標和數據解算的重要因素之一，而且指引著(zhù)基帶處理芯片設計的新方向。本文針對影響基帶處理性能的窄帶干擾和固定捕獲門(mén)限無(wú)法適應移動(dòng)信道下信號的快衰落和動(dòng)態(tài)變化兩個(gè)突出問(wèn)題，基于電路可實(shí)現性和算法處理時(shí)間開(kāi)銷(xiāo)兩方面考慮，提出抑制窄帶干擾自適應能量判決門(mén)限的頻域濾波和雙門(mén)限自適應調整的PN碼捕獲模塊的IP。采用基于ARM7的SoC設計，通過(guò)AMBA總線(xiàn)使CPU快速捕獲。最后，結合ARM公司的Integrator/AP ASIC Development Board實(shí)現整個(gè)SoC基帶處理器的協(xié)調工作，在加入窄帶干擾信號的條件下對測試點(diǎn)進(jìn)行監測發(fā)現，即使在信噪比大幅度變化的情況下，也可以保證多次捕獲的時(shí)間和失鎖概率在一個(gè)很小的范圍內。 1 系統模型 窄帶干擾抑制和雙門(mén)限自適應調整PN碼捕獲的系統模型如圖1所示，其中IP設計部分為系統的核心，主要由抗窄帶干擾濾波電路、去重疊電路、雙門(mén)限自適應碼捕獲電路組成。相應的碼偏移調整電路、窗口濾波電路、FFT和IFFT電路實(shí)現頻域變換，使各頻域分量收斂速度和電路處理更快。下面詳細分析設計中的兩個(gè)核心部分。 2 基帶處理SoC的捕獲IP設計 2.1 抗窄帶干擾濾波模塊 基于BPSK調制的直接序列擴頻（DSSS）基帶接收系統中主要有時(shí)域處理和頻域處理兩種主要的抗窄帶干擾技術(shù)。在接收信號中，相對于寬帶擴頻信號窄帶干擾的帶寬只占很小的頻帶，而且具有較高的功率譜密度，只需對窄帶干擾嚴重的部分帶寬限幅并保持其相位即可抑制窄帶干擾的大部分能量。頻域處理各頻域分量具有獨立收斂性，因此對窄帶干擾抑制的效果更優(yōu)。 因此，基于頻域干擾濾波設計的核心是干擾檢測門(mén)限，根據接收頻譜特征動(dòng)態(tài)，設定各個(gè)子帶的能量判決門(mén)限的算法來(lái)實(shí)現電路[1]。對于窄帶干擾信號可以通過(guò)多個(gè)正弦波之和來(lái)模擬[2]，因此一個(gè)完整的接收信號可以表示如下： 右邊第1項為接收的C/A碼調制信號，PC/A為信號的平均功率，C(t)為C/A碼序列，fL1為基帶接收信號的載頻，θ為載波初始相位；模擬的窄帶干擾信號為n個(gè)疊加。 在圖1中1/e(n)，yp(n)，yl(n)為下變頻信號和本地碼相關(guān)后的信號，相關(guān)信號經(jīng)過(guò)步長(cháng)為n的累加積分求和運算得到頻域濾波前的能量值 對頻域轉換后的信號首先進(jìn)入功率密度運算單元處理，提取各子帶的功率密度，并存儲到功率密度矢量FIFO中，記為B0，同時(shí)輸入到能量判決門(mén)限模塊。能量判決門(mén)限單元經(jīng)過(guò)判決器和信道中的窄帶干擾的功率密度對比模擬，從而得到矢量的自適應子帶能量判決門(mén)限，記為AH=k×B0+σ2，對于n個(gè)子帶也就對應著(zhù)一個(gè)n維的矢量值。因此對于每個(gè)子帶來(lái)說(shuō)，根據各自的功率譜密度，通過(guò)遺忘因子和收斂因子的動(dòng)態(tài)設定，可以得到不再是固定常數的能量判決門(mén)限。設計原理如圖2所示。 2.2 雙門(mén)限自適應調整門(mén)限模塊 偽碼的捕獲是以本地擴頻序列與所接收信號的相位誤差在一個(gè)碼片之內為標準，然而固定門(mén)限法在低信噪比下判決的虛警概率很高，對于快變信號的快衰落和動(dòng)態(tài)變化的捕獲效果不佳，因此使用動(dòng)態(tài)捕獲門(mén)限是必要的。 在進(jìn)入捕獲模塊之前，信號經(jīng)過(guò)加窗和干擾抑制濾波器后，在FFT邊緣的有用信號會(huì )失真并且能量損失較多。因此增加兩路碼片偏移處理,一路延遲1/2碼片長(cháng)，一路超前1/2碼片長(cháng)，原路即時(shí)傳輸。 基于雙門(mén)限自適應調整的PN碼捕獲實(shí)現方法，由前后兩個(gè)積分器采用雙重搜索策略組成。每個(gè)積分器對應為一個(gè)緩沖計數器，第一組積分器有較短的積分時(shí)間 Δt1，第二組積分器具有較長(cháng)的積分時(shí)間Δt2。每次搜索判決根據檢測門(mén)限H0和同步門(mén)限H1完成，檢測門(mén)限用來(lái)檢測信號是否存在，信噪比較低時(shí)檢測門(mén)限較大，以有效地降低虛警概率；同步門(mén)限用來(lái)從噪聲中判別信號的同步。 從圖3的捕獲點(diǎn)與碼組和碼片時(shí)間間隔關(guān)系圖中可以看出，不同的碼組在不同的時(shí)間點(diǎn)的捕獲點(diǎn)呈線(xiàn)性關(guān)系。第一組比較器完成主要的監測工作，為了提高效率和速度使用了三級流水設計，每級對應一路通道。經(jīng)下變頻后的信號r(t)，與本地的進(jìn)行過(guò)三次碼偏移的非相干偽碼運算，即超前、即時(shí)、滯后三種碼偏移，來(lái)快速實(shí)現偽碼的捕獲，輸出s(t)。經(jīng)過(guò)第一組積分器后輸出BH1，與信號檢測門(mén)限TH1進(jìn)行比較。 3 IP的驗證和性能分析 采用ARM公司的 Integrator/AP ASIC Development Motherboard作為驗證平臺，濾波和捕獲跟蹤模塊是SoC中的一個(gè)IP，整個(gè)SoC以ARM7處理器為核心，通過(guò)AHB總線(xiàn)實(shí)現多個(gè)內部高速I(mǎi)P 的互連，主要完成對接擴、下變頻、捕獲和濾波高速I(mǎi)P進(jìn)行通信和解算；應用APB總線(xiàn)與外設進(jìn)行交互，使用橋接器連接到AHB總線(xiàn)上，實(shí)現整個(gè)SoC的協(xié)同驗證。 GPS_BaseBand Processor的驗證平臺主要由三部分組成：Logic Module、 Core Module、ARM_ASIC Motherboard。其中Logic Module就是實(shí)現濾波和捕獲跟蹤的邏輯模塊，GPS基帶處理器的其他模塊可以通過(guò)加載多塊Logic Module來(lái)搭建整個(gè)設計。由于采用ARM公司的新型SoC設計開(kāi)發(fā)平臺，可以將設計分割并行設計，并且通過(guò)AMBA總線(xiàn)將各個(gè)設計整合，因此提高了整個(gè)設計的效率�；鶐幚砥鞯脑O計和驗證開(kāi)發(fā)平臺如圖5所示。 IP級驗證采用XILINX公司的XC2V4000高速芯片，經(jīng)過(guò)synplify 8.5綜合后，設計使用了整個(gè)芯片資源的91%，103個(gè)乘法器和97個(gè)18kB的片上RAM，因此能夠滿(mǎn)足IP驗證需求。 通過(guò)運行AP開(kāi)發(fā)的軟硬件協(xié)同驗證環(huán)境，可以顯示當前AP系統驗證過(guò)程，核心板、邏輯板和基本外圍電路的狀態(tài)信息和驗證結果如圖6。 在加噪輸入點(diǎn)處，給輸入信號加入高斯白噪聲，在捕獲觀(guān)測點(diǎn)對信道的系統性能進(jìn)行分析。假設每個(gè)碼片只采樣一個(gè)點(diǎn)，每個(gè)時(shí)刻都只有一個(gè)門(mén)限值，并且在N個(gè)碼片的累積過(guò)程中載波相位f保持不變的情況下，通過(guò)基帶處理器對6路下變頻信號接收和捕獲，在接收中心頻率為1 575.42MHz，接收電平為-137dBm的條件下，觀(guān)測到在對不同頻帶的窄帶干擾有效濾除同時(shí)，使信號在快衰減信號和信噪比突變的條件下捕獲的速度和精度能夠提高36%。 本文對于基帶處理器中捕獲跟蹤時(shí)信號的檢測概率的跳變和信號的粗同步時(shí)間優(yōu)化的相關(guān)算法沒(méi)有更多考慮。下一步工作的重點(diǎn)是在此設計驗證環(huán)境下針對GPS 接收算法作進(jìn)一步研究。 |
