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數字上變頻/下變頻（DUC/DDC， digital up convert/ digital down convert）是數字中頻設計的重要組成部分，其功能是將基帶信號經(jīng)過(guò)內插濾波后變到中頻的頻率，或者將中頻的信號經(jīng)過(guò)抽取濾波后降到基帶的頻率上。系統設計者經(jīng)常面臨的問(wèn)題是天線(xiàn)數目以及載波數目在不同應用場(chǎng)景下會(huì )改變，此時(shí)FPGA則提供了一種非常靈活的設計實(shí)現手段。本文的主要目的就是介紹多天線(xiàn)多載波數字上下變頻的FPGA實(shí)現方法，以及Altera提供的一種數字信號處理的工具，DSP BUILDER。 DUC/DDC的實(shí)現架構 以TD-SCDMA的DUC/DDC為例，基帶頻率1.28MHz, 4天線(xiàn)9載波，60倍上變頻，30倍下變頻的情況下，DUC的架構如圖1所示 圖1，DUC的架構 首先4天線(xiàn)9載波，每個(gè)載波分IQ兩路，一共4×9×2＝72個(gè)通道，這72個(gè)通道的數據先由duc_input_mux模塊復合到一路上，輸入到duc_rrc_filter上，做2倍內插以及根升余弦濾波，這是一個(gè)121階的濾波器；輸出結果分成4路，分別送到4個(gè)int5_filter（61階）模塊中，做5倍內插及補償濾波；這4個(gè)濾波器的輸出再被分成24路，送進(jìn)int6_filter（41階）模塊中，做6倍內插及濾波；其結果進(jìn)入混頻模塊mixer，與NCO產(chǎn)生的中頻信號混頻后作為最終結果輸出。 DDC的架構如圖2所示 圖2，DDC的架構 對DDC而言，入口是4個(gè)天線(xiàn)下來(lái)的數據，經(jīng)過(guò)混頻器區分到不同頻點(diǎn)上，再由抽取濾波器dec5_filter（41階）做5倍抽取以及濾波；結果復合到3路上，由3個(gè)dec3_filter（61階）做3倍抽取濾波；最后由ddc_rrc_filter（121階）做兩倍抽取以及濾波。 我們可以看出，對DUC/DDC而言，主要模塊是FIR濾波器，混頻器，以及數控振蕩器NCO，復用解復用邏輯占用的資源非常小。濾波器占用了大部分資源，包括查找表，寄存器，RAM，乘法器。因此優(yōu)化濾波器設計，以節省資源，用盡量小規模的FPGA實(shí)現更多通道的數字上下變頻，成為主要的實(shí)現難度。 DSP-BUILDER簡(jiǎn)介 DSP-BUILDER是Altera Corporation的一種設計工具，可以把它看作MATLAB SIMULINK和FPGA實(shí)現軟件QUARTUS II之間的一個(gè)橋梁。簡(jiǎn)單來(lái)說(shuō)，在SIMULINK環(huán)境下，調用DSP-BUILDER提供的庫元件，搭建的這么一個(gè)數學(xué)模型系統，不僅可以在MATLAB中仿真，還能直接生成一個(gè)ALTERA FPGA的工程，綜合布局布線(xiàn)后上硬件驗證。這里有一點(diǎn)是要強調的，只能調用DSP-BUILDER中的庫元件才能生成一個(gè)可以綜合實(shí)現的工程。 DSP-BUILDER8.0以后的版本，提供了一個(gè)新的ADVANCED BLOCK的特性，用這個(gè)新特性產(chǎn)生的FIR濾波器，較之以往的版本，在資源優(yōu)化方面有了巨大的改進(jìn)。如18通道61階的5倍內插濾波器，由老版本生成的IP所占用的資源與ADVANCED BLOCK的比較，如下表所示： ALUTREGM9KDSP18*18 老版本3116522813 advanced217533712 老版本生成的IP所占用的資源與ADVANCED BLOCK的比較 可以看出，使用ADVANCED BLOCK, 無(wú)論是查找表，寄存器，還是RAM的資源，都有非常明顯的降低。 此外ADVANCED BLOCK還有一些顯著(zhù)的優(yōu)點(diǎn)： 1、通道接口較之以往變的非常簡(jiǎn)單清晰，無(wú)論輸入輸出，主要信號只有3個(gè)，數據data，數據有效data_vld以及通道號channel。 2、自動(dòng)插入流水。只需要設置好相應參數，如時(shí)鐘頻率，目標器件，復用倍數等，它會(huì )在使用盡量少的資源并且滿(mǎn)足時(shí)序的情況下，自動(dòng)判斷是否加入PIPELINE。 3、系統層面的設計。它生成的所有模塊，包括FIR濾波器，都有一組系統接口，可以通過(guò)不同地址對內部寄存器，如系數等，進(jìn)行訪(fǎng)問(wèn)。 4、自動(dòng)實(shí)現資源復用。在時(shí)鐘復用關(guān)系確定后，它能自動(dòng)實(shí)現資源復用，使設計者從繁瑣的優(yōu)化工作中解放出來(lái)，專(zhuān)注于系統層面的設計。 整個(gè)設計的FPGA實(shí)現的資源以及功耗 這個(gè)4天線(xiàn)9載波的設計在A(yíng)ltera Corporation 的3SE80F1152I3上實(shí)現，工作頻率為180倍基帶速率時(shí)鐘，即230MHz。所消耗資源如下表所示 ALUTREGM9KDSP18*18 數目1338519068330532 所占百分比 %21%30%67％79％ 整個(gè)設計的FPGA實(shí)現的資源以及功耗 內核靜態(tài)功耗為734.58mW 內核動(dòng)態(tài)功耗為2705.63mW IO功耗為236.82mW 全部功耗加起來(lái)為3677.04mW。 3SE80是Altera CORPORATION的65納米產(chǎn)品STRATIX III中的一款。這一系列產(chǎn)品在設計過(guò)程中考慮了很多功耗優(yōu)化的因素，因此功耗特性比較好。比如內核電壓，它是0.9V/1.1V可選，上述設計用的是1.1V電壓，如果用0.9V的話(huà)，功耗還可以再降低30％。但有一點(diǎn)需要客戶(hù)注意，使用0.9V電壓的話(huà)，整個(gè)設計的時(shí)序會(huì )降低15％左右。 |
