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隨著(zhù)半導體技術(shù)的快速發(fā)展，近年來(lái)FPGA 的器件容量和輸入輸出的管腳數量都極大的增加了，例如StratixIV 器件，最大的一款EP4SE680 擁有68.11 萬(wàn)個(gè)邏輯單元和1104個(gè)輸入輸出管腳。大量的輸出管腳在同一時(shí)刻翻轉會(huì )引起同步切換噪聲。目前同步切換噪聲是FPGA 領(lǐng)域的一個(gè)新的挑戰。 同步切換噪聲的定義 當大量的輸出管腳在同一個(gè)時(shí)刻從高電平到低電平的切換或者從低電平到高電平的切換，會(huì )在相鄰的管腳上引入噪聲，這就是同步切換噪聲。典型的一個(gè)同步切換噪聲的測試設置如圖。設置中，FPGA 器件的輸入輸出的電平標準配置為SSTL18 ClassII。多個(gè)在同一時(shí)刻不斷翻轉的輸出管腳定義為干擾者。一個(gè)保持為高或者低的輸出管腳定義為被干擾者。干擾者和被干擾者典型的容性負載值為10pF。干擾者以同一個(gè)時(shí)鐘信號的邊沿作為觸發(fā)。 當干擾者信號同時(shí)從低電平到高電平切換時(shí)，在被干擾者信號上會(huì )觀(guān)測到一個(gè)負電壓的噪聲。當干擾者信號同時(shí)從高電平到低電平切換時(shí)，在被干擾者信號上會(huì )觀(guān)測到一個(gè)正電壓的噪聲。 隨著(zhù)干擾者信號數量的增加，噪聲的幅度也會(huì )隨著(zhù)增加。在相同數量的干擾者情況下，如果把被干擾者遠離干擾者，噪聲的幅度會(huì )有所降低。 同步切換噪聲的機制 不同于一般的信號完整性問(wèn)題，同步切換噪聲是由多個(gè)噪聲機制共同作用的結果。在其中，目前一般認為同步切換噪聲主要是由兩種機制共同作用造成的。 1．電源網(wǎng)絡(luò )的Delta-I 噪聲 當信號從低電平切換到高電平,上拉驅動(dòng)器打開(kāi)同時(shí)下拉驅動(dòng)器關(guān)斷。電流從Vccio 開(kāi)始流通，電流環(huán)路是從電源到器件芯片的供電回路。由于電源網(wǎng)絡(luò )的電感特性，會(huì )遏制電流立刻到達器件芯片。因此在Vccio 上會(huì )有一定的壓降。這就是電源網(wǎng)絡(luò )的Delta-I噪聲。 電源網(wǎng)絡(luò )的Delta-I 噪聲可以表示為： Δv = L dI/dt 其中，L為封裝和PCB上的串行電感。dI/dt是當電平翻轉時(shí)的電流。 2．互感性的信號串繞 這里所說(shuō)的串繞，主要是指發(fā)生在芯片封裝上和在器件的引出過(guò)孔區域的互感性的串繞。 在器件的封裝和器件的引出過(guò)孔區域，器件的所有輸入輸出管腳以平行的緊耦合的形式在這個(gè)小區域內存在。 每個(gè)輸出管腳的焊球，相應的PCB 過(guò)孔以及附近的電源或者地的管腳會(huì )形成一個(gè)回路。而多個(gè)相鄰的輸出管腳會(huì )共用一個(gè)電源或者地的回路。它們不可避免的會(huì )發(fā)生互感性的串繞。當多個(gè)輸出管腳同時(shí)翻轉，會(huì )有瞬態(tài)的電流流過(guò)回路。瞬態(tài)的電流必然會(huì )導致對相鄰的管腳上產(chǎn)生互感性的串繞。 互感性的串繞可以表示為： Δv’ = ΣMiq di/dt 其中，Miq 是被干擾者與每一個(gè)干擾者之間的互感系數。dI/dt 是當電平翻轉時(shí)的電流。 同步切換噪聲信號的分析 同步切換噪聲是由兩種機制獨立并且同時(shí)作用，我們也可以從同步切換噪聲信號中分析出來(lái)。 我們以一個(gè)上升沿時(shí)間為T(mén)r，周期為T(mén) 的時(shí)鐘信號作為參考。把這樣的時(shí)鐘信號通過(guò)傅利葉變換到頻域空間，得到它的頻譜。分析它的頻譜，0.35/Tr 是信號的膝頻率點(diǎn)。頻率低于膝頻率點(diǎn)的信號能量以20dB 的速度衰減，而頻率高于膝頻率點(diǎn)的信號能量以40dB 的速度急劇衰減。 對于同步切換噪聲的信號，我們可以通過(guò)示波器得到相應的波形，相應的變換到頻域空間。我們可以看到同步切換噪聲信號的頻譜上有兩個(gè)能量峰，其中一個(gè)位于頻率較低的部分，另外一個(gè)位于頻率較高的部分。 回顧同步信號切換噪聲的發(fā)生機制，頻率較低的部分是由電源網(wǎng)絡(luò )的Delta-I 噪聲引起的。而頻率較高的部分是由互感性的信號串繞引起的。通常來(lái)說(shuō)，電源網(wǎng)絡(luò )的Delta-I 噪聲的頻率位于200Mhz 附近，這個(gè)取決于電源網(wǎng)絡(luò )的阻抗特性。 互感性的信號串繞的頻率較高，一般說(shuō)來(lái)，位于1Ghz 以上的頻率，取決于傳輸線(xiàn)的長(cháng)度和特征參數。 所以基于以上的分析考慮，對于同步切換噪聲的測試要求是需要3Ghz 帶寬以上的實(shí)時(shí)示波器。 關(guān)鍵因素的分析 1．PCB 的引出過(guò)孔區域 PCB 的引出過(guò)孔區域包括封裝的焊球，PCB 上的過(guò)孔。在這個(gè)區域內對同步切換噪聲的兩個(gè)機制都有主要的作用。有兩個(gè)因素值得注意：封裝的焊球，PCB 上的過(guò)孔是引入串行電感的主要因素。有大量的輸入輸出信號平行的位于這個(gè)狹小的區域也是串繞發(fā)生的區域。 隨著(zhù)PCB 疊層的增加，PCB 的引出過(guò)孔區域的長(cháng)度會(huì )明顯的增加，例如對于22 層的PCB疊層，這個(gè)區域的長(cháng)度大約3600um。 一般來(lái)說(shuō)，建議電源層和地層位于接近器件的位置，這樣可以有效的減少引出過(guò)孔區域對電源和地的串行電感的貢獻。 2. 信號對電源和地的比率 如果過(guò)多的信號共享一個(gè)返回通路，隨著(zhù)信號對電源和地的比率的減少，可以有效的減少互感性的串繞。 3. 封裝和芯片中的去耦電容 下圖顯示了電源網(wǎng)絡(luò )的頻域特性在不同電容作用下的仿真結果。初始的頻域仿真可以看到電源網(wǎng)絡(luò )阻抗在230Mhz 的頻點(diǎn)附近達到最大值。隨后的仿真顯示了ODC（On DieCapacitance）和OPD（On Package Decoupling）的效果。其中OPD 作用在低頻的范圍，ODC 作用在較高頻的范圍。 時(shí)域仿真顯示芯片內部電源的提高，這個(gè)結果也是符合實(shí)測的結果。 可能的解決方法 1．可編程的電流強度 可以設置輸出管腳的驅動(dòng)電流強度值, 使用較小的電流值,會(huì )相應的降低SSN 噪聲。這個(gè)方法要在保證信號完整性質(zhì)量的情況的條件下使用。 2．可編程的信號斜率 Stratix IV的輸出驅動(dòng)可以可編程的輸出斜率控制，這樣可以配置低的噪聲或者高速的性能。更快的斜率提供高速的翻轉滿(mǎn)足高性能的系統要求。慢的斜率有助于減少系統噪聲，但是增加了一定的上升沿和下降沿的延遲。每一個(gè)輸出管腳都有獨立的邊沿控制允許針對每一個(gè)輸出定制斜率。 3. 可編程輸出延遲 Stratix IV 器件在每一個(gè)單端輸出驅動(dòng)器也支持輸出延遲。輸出延遲鏈獨立的控制每一個(gè)輸出驅動(dòng)器的上升沿和下降沿延遲�？梢詫⑼粋�(gè)時(shí)鐘沿翻轉的管腳分成幾組不同的延遲輸出，有助于減少同步切換噪聲。這個(gè)方法是在使用時(shí)序的余量來(lái)優(yōu)化噪聲。 4．合理的端接 合理的端接有利于減少反射，從而減少串擾的影響。Stratix IV器件的動(dòng)態(tài)串行和并行端接可以提供阻抗匹配和端接能力。片內端接提供了比片外端接更好的信號質(zhì)量，減少了寄生參數，同時(shí)減少板的面積也降低了成本。 5．軟地和軟電源 另外,未用的輸入輸出管腳散布在翻轉的管腳之間,未用的管腳的狀態(tài)會(huì )影響整體的SSN性能。把這些未用的管腳在單板上連接到平面或者電源平面有助于減少SSN 噪聲。這種未用管腳的設計一般稱(chēng)為軟地。 結論 Stratix IV 器件不僅提供了很好地性能和很大的容量，而且提供了多樣的方法應對SSN噪聲的挑戰。 |
