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FPGA是可編程芯片，因此FPGA的設計方法包括硬件設計和軟件設計兩部分。硬件包括FPGA芯片電路、 存儲器、輸入輸出接口電路以及其他設備，軟件即是相應的HDL程序以及最新才流行的嵌入式C程序。 目前微電子技術(shù)已經(jīng)發(fā)展到SOC階段，即集成系統(Integrated System)階段，相對于集成電路(IC)的設計思想有著(zhù)革命性的變化。SOC是一個(gè)復雜的系統，它將一個(gè)完整產(chǎn)品的功能集成在一個(gè)芯片上，包括核心處理器、存儲單元、硬件加速單元以及眾多的外部設備接口等，具有設計周期長(cháng)、實(shí)現成本高等特點(diǎn)，因此其設計方法必然是自頂向下的從系統級到功能模塊的軟、硬件協(xié)同設計，達到軟、硬件的無(wú)縫結合。 這么龐大的工作量顯然超出了單個(gè)工程師的能力，因此需要按照層次化、結構化的設計方法來(lái)實(shí)施。首先由總設計師將整個(gè)軟件開(kāi)發(fā)任務(wù)劃分為若干個(gè)可操作的模塊，并對其接口和資源進(jìn)行評估，編制出相應的行為或結構模型，再將其分配給下一層的設計師。這就允許多個(gè)設計者同時(shí)設計一個(gè)硬件系統中的不同模塊，并為自己所設計的模塊負責;然后由上層設計師對下層模塊進(jìn)行功能驗證。 自頂向下的設計流程從系統級設計開(kāi)始，劃分為若干個(gè)二級單元，然后再把各個(gè)二級單元劃分為下一層次的基本單元，一直下去，直到能夠使用基本模塊或者IP核直接實(shí)現為止，流行的FPGA開(kāi)發(fā)工具都提供了層次化管理，可以有效地梳理錯綜復雜的層次，能夠方便地查看某一層次模塊的源代碼以修改錯誤。 在工程實(shí)踐中，還存在軟件編譯時(shí)長(cháng)的問(wèn)題。由于大型設計包含多個(gè)復雜的功能模塊，其時(shí)序收斂與仿真驗證復雜度很高，為了滿(mǎn)足時(shí)序指標的要求，往往需要反復修改源文件，再對所修改的新版本進(jìn)行重新編譯，直到滿(mǎn)足要求為止。這里面存在兩個(gè)問(wèn)題：首先，軟件編譯一次需要長(cháng)達數小時(shí)甚至數周的時(shí)間，這是開(kāi)發(fā)所不能容忍的;其次，重新編譯和布局布線(xiàn)后結果差異很大，會(huì )將已滿(mǎn)足時(shí)序的電路破壞。因此必須提出一種有效提高設計性能，繼承已有結果、便于團隊化設計的軟件工具。FPGA廠(chǎng)商意識到這類(lèi)需求，由此開(kāi)發(fā)出了相應的邏輯鎖定和增量設計的軟件工具。例如，賽靈思公司的解決方案就是PlanAhead。 Planahead允許高層設計者為不同的模塊劃分相應PFGA芯片區域，并允許底層設計者在所給定的區域內獨立地進(jìn)行設計、實(shí)現和優(yōu)化，等各個(gè)模塊都正確后，再進(jìn)行設計整合。如果在設計整合中出現錯誤，單獨修改即可，不會(huì )影響到其它模塊。Planahead將結構化設計方法、團隊化合作設計方法以及重用繼承設計方法三者完美地結合在一起，有效地提高了設計效率，縮短了設計周期。 不過(guò)從其描述可以看出，新型的設計方法對系統頂層設計師有很高的要求。在設計初期，他們不僅要評估每個(gè)子模塊所消耗的資源，還需要給出相應的時(shí)序關(guān)系;在設計后期，需要根據底層模塊的實(shí)現情況完成相應的修訂。 4.1 典型FPGA開(kāi)發(fā)流程與注意事項 FPGA的設計流程就是利用EDA開(kāi)發(fā)軟件和編程工具對FPGA芯片進(jìn)行開(kāi)發(fā)的過(guò)程。典型FPGA的開(kāi)發(fā)流程一般如圖4.1.1所示，包括功能定義/器件選型、設計輸入、功能仿真、綜合優(yōu)化、綜合后仿真、實(shí)現、布線(xiàn)后仿真、板級仿真以及芯片編程與調試等主要步驟。 |
