學(xué)習FPGA經(jīng)驗

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首先從先從如何成為一個(gè)合格的設計者說(shuō)起吧！初學(xué)者覺(jué)得一切都是挑戰，一切都新鮮，不知從何處下手。我總結了學(xué)習EDA邏輯設計的4個(gè)步驟，請拍磚！
1。 首先，應該好好學(xué)習一下FPGA/CPLD的設計設計流程。
不要簡(jiǎn)單的以為就是設計輸入－》仿真－》綜合－》實(shí)現那么一回事，要摳細，要學(xué)精，要多問(wèn)每個(gè)步驟的注意事項，區分相關(guān)步驟的聯(lián)系和區別。比如要搞清楚功能仿真、綜合后仿真、Translate后仿真、Map后的仿真、布局布線(xiàn)后仿真的作用都是什么，什么時(shí)候應該做，什么時(shí)候可以不做這些仿真！學(xué)習清楚了設計流程最大的好處就是有利于培養良好的EDA設計習慣，日后會(huì )受益非淺！
2。 關(guān)于設計輸入和Coding Style。
設計輸入最好學(xué)習HDL語(yǔ)言，Verilog、VHDL都可以，可以把狀態(tài)機輸入和原理圖輸入作為補充內容，但不是重點(diǎn)。我在前面的帖子已經(jīng)反復強調了 Coding Style的重要性。因為它是邏輯設計人員的一個(gè)基本業(yè)務(wù)素質(zhì)。而且Coding Style不是看幾篇文章，學(xué)幾條原則就能夠成為高手的，他需要您在工作中不斷的體會(huì )和積累，在學(xué)習的最初，有Coding Style的意識，設計者就會(huì )有意的積累，對日后發(fā)展很有好處。反之則后患無(wú)窮。
3。 培養硬件的意識，培養系統的觀(guān)念。
我也在交流和授課的時(shí)候很強調硬件意識，如果從形式上看，邏輯設計隨著(zhù)智能化和優(yōu)化手段的不斷發(fā)展最后會(huì )越來(lái)越靈活，越來(lái)越簡(jiǎn)單。比如我們現在在使用大型 FPGA時(shí)就很少談如何用Floorplanner優(yōu)化，手動(dòng)布線(xiàn)，如果用手動(dòng)方式，其工作量太大了��！一個(gè)設計的優(yōu)劣，關(guān)鍵看其設計者的硬件意識，和系統意識。硬件意識就是要求先做到對設計的硬件胸有成竹，HDL代碼僅僅是一個(gè)表述心中硬件的工具。系統意識要求設計者有宏觀(guān)的觀(guān)念，對設計的全局有個(gè)合適的安排，比如時(shí)鐘域，模塊復用，約束，面積，速度等問(wèn)題。要知道在系統上復用模塊節省的面積遠比在代碼上小打小鬧來(lái)的實(shí)惠得多。
4。 最后才是工具軟件的使用。
現在EDA軟件都越來(lái)越友好，越來(lái)越“傻瓜化”，如果您費了1年還沒(méi)有基本摸清軟件的使用，我敢說(shuō)，那是一個(gè)比較爛的軟件（起碼在用戶(hù)接口上），因為這是和EDA這種方式的理念背道而馳的。但是作為設計者，軟件是工具，應該熟練掌握各個(gè)步驟不同方面的軟件，這樣才能最大程度地發(fā)揮您的聰明才智，才能使您如虎添翼！

需要對相關(guān)器件的要有一定的了解，對和這些器件之間的控制、數據交換等通信要清晰，對性能和功能清楚。而且作為基本的素質(zhì)要求要能看懂原理圖，和PCB要不沒(méi)法調試，呵呵。
另外比較重要的一點(diǎn)是對FPGA設計的一些基本原則要有一個(gè)清晰的認識，比如：
“面積和速度的互換”，“流水線(xiàn)設計方式”，“乒乓操作”。
對最基本和最常用的模塊要非常熟悉，比如單口/雙口RAM，同步/異步FIFO等等。

除了問(wèn)題要多想想自己的設計。雖然綜合，布線(xiàn)工具的性能有差異，但是一個(gè)設計的優(yōu)劣根本還是設計者的思路是否巧妙。當我們的設計達不到要求或者性能太差的時(shí)候，請不要埋怨綜合工具太濫，布線(xiàn)結果太差，因為工具不會(huì )想人那么聰明。這時(shí)候，我們應該靜下心，想一下自己的設計是不是有什么問(wèn)題，結構是否合理，代碼的風(fēng)格是否符合工具的要求。系統結構的改進(jìn)帶來(lái)的優(yōu)化遠遠超過(guò)最好的優(yōu)化工具所能達到的結果。