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1 引言 開(kāi)關(guān)電流技術(shù)是近年來(lái)提出的一種新的模擬信號采樣、保持、處理技術(shù)。與已成熟的開(kāi)關(guān)電容技術(shù)相比，開(kāi)關(guān)電流技術(shù)不需要線(xiàn)性電容和高性能運算放大器，整個(gè)電路均由MOS管構成，因此可與標準數字CMOS工藝兼容，可與數字電路使用相同工藝，并集成在同一塊芯片上，所以也有人稱(chēng)之為數字工藝的模擬技術(shù)。但是開(kāi)關(guān)電流電路中存在一些非理想因素，如時(shí)鐘饋通誤差和傳輸誤差，它直接影響到電路的性能。 本文詳細分析了第二代開(kāi)關(guān)電流存儲單元存在的問(wèn)題，提出了改進(jìn)方法，并設計了延遲線(xiàn)電路。此電路可以精確地對信號進(jìn)行采樣并延遲任意時(shí)鐘周期。解決了第二代開(kāi)關(guān)電流存儲單元產(chǎn)生的誤差，利用此電路可以方便地構造各種離散時(shí)間系統函數。 2 第二代開(kāi)關(guān)電流存儲單元分析 第二代開(kāi)關(guān)電流存儲單元，在φ1(n-1)相，S1，S2閉合，S3斷開(kāi)，晶體管M連成二極管形式，輸入電流ii與偏置電流I之和給柵源極間電容C充電。隨著(zhù)充電的進(jìn)行，柵極電壓vgs達到使M能維持整個(gè)輸入電流的電平，柵極充電電流減至零，達到穩態(tài)，此時(shí)M的漏極電流為： 在φ2(n)相，S1，S2斷開(kāi)，S3閉合，此時(shí)輸出端電流為： Z域傳輸函數為： 綜上可看出，晶體管M既作為輸入存儲管又作為輸出管，輸出電流i0僅在φ2相期間獲得。 3 延遲線(xiàn) 從結果來(lái)看，由于時(shí)鐘饋通誤差和傳輸誤差的存在，第二代開(kāi)關(guān)電流存儲單元(以下簡(jiǎn)稱(chēng)基本存儲單元)輸出波形嚴重失真，尤其是級聯(lián)后的電路失真更加嚴重，無(wú)法應用到實(shí)際中，所以，設計延遲線(xiàn)電路。 電路原理如下：電路是一個(gè)由N+1個(gè)并聯(lián)存儲單元組成的陣列，且由時(shí)鐘序列控制。在時(shí)鐘的φ0。相，存儲單元M0接收輸入信號，而單元M1提供其輸出。類(lèi)似的，在φ1相，單元M1接收輸入信號，單元M2提供其輸出。這個(gè)過(guò)程一直持續到單元MN接收其輸入信號，單元M0提供其輸出信號為止，然后重復循環(huán)。顯然，每個(gè)單元都是在其下一個(gè)輸入之前一個(gè)周期，即在其前一個(gè)輸出相N個(gè)周期(NT)之后，提供輸出信號。如取N=1，則延遲線(xiàn)是一個(gè)反相單位延遲單元，或連續輸入信號時(shí)，它是一個(gè)采樣保持電路，此時(shí)，延遲線(xiàn)電路和基本存儲單元相同。請注意，對于循環(huán)的N-1個(gè)時(shí)鐘相，每個(gè)存儲單元既不接收信號也不提供信號。在這些時(shí)刻，存儲晶體管上的漏電壓值變化到迫使每個(gè)偏置電流和保持在其有關(guān)存儲晶體管中的電流之間匹配。給出Z域傳輸函數為： 用基本存儲單元級聯(lián)延遲N個(gè)周期，則需要2N個(gè)基本存儲單元級聯(lián)，并且電路的時(shí)鐘饋通誤差和傳輸誤差會(huì )隨著(zhù)N的增加越來(lái)越嚴重，到最后原信號將淹沒(méi)在誤差信號中。延遲線(xiàn)電路若要實(shí)現信號延遲N個(gè)時(shí)鐘周期，則需要N+1個(gè)并聯(lián)存儲單元組成，并且需要N+1種時(shí)序。由于這種電路結構不需要級聯(lián)，所以并不會(huì )像基本存儲單元級聯(lián)那樣使得時(shí)鐘饋通誤差和傳輸誤差越來(lái)越大。但是時(shí)鐘饋通誤差和傳輸誤差仍然存在，以下給出解決辦法。 4 時(shí)鐘饋通誤差及傳輸誤差的改善 4．1 時(shí)鐘饋通誤差的改善 改善時(shí)鐘饋通誤差可采用S2I電路。它的工作原理為：在φ1a相，Mf的柵極與基準電壓Vref相連，此時(shí)Mf為Mc提供偏置電流JoMc中存儲的電流為ic=I+ii。當φ1b由高電平跳變?yōu)榈碗娖綍r(shí)，由于時(shí)鐘饋通效應等因素造成Mc單元存儲的電流中含有一個(gè)電流誤差值，假設它為△ii，則Mc中存儲的電流為ic=J+ii+△ii。在φ1b相期間，細存儲管Mf對誤差電流進(jìn)行取樣，由于輸入電流仍然保持著(zhù)輸入狀態(tài)，所以Mf中存儲的電流為If=J+△ii。當φ1b由高電平跳變?yōu)榈碗娖綍r(shí)，考慮到△ii< 4．2 傳輸誤差的改善 傳輸誤差產(chǎn)生的原因是當電路級聯(lián)時(shí)，因為傳輸的是電流信號，要想信號完全傳輸到下一級，必須做到輸出阻抗無(wú)窮大，但在實(shí)際中是不可能實(shí)現的，只能盡可能地增加輸出阻抗。 計算出輸出電阻為： 與第二代基本存儲單元相比，輸出電阻增大 倍。結合S2I電路與調整型共源共柵結構電路的優(yōu)點(diǎn)，構造調整型共源共柵結構S2I存儲單元。 采用O．5μm CMOS工藝，level 49 CMOS模型對電路仿真，仿真參數如下： 所有NMOS襯底接地，所有PMOS襯底接電源，所有開(kāi)關(guān)管寬長(cháng)比均為0．5μm／O．5 μm。輸入信號為振幅50μA，頻率為200 kHz的正弦信號，時(shí)鐘頻率為5 MHz，Vref=2．4 V，VDD=5 V。表1中給出了主要晶體管仿真參數。 將原電路按照延遲線(xiàn)的結構連接并仿真，延遲3個(gè)時(shí)鐘周期(相當于6個(gè)基本存儲單元級聯(lián))，仿真結果如圖l所示。 5 結語(yǔ) 詳細分析了第二代開(kāi)關(guān)電流存儲單元存在的缺點(diǎn)，提出了改進(jìn)方法，并設計了可以延遲任意時(shí)鐘周期的延遲線(xiàn)電路，仿真結果表明，該電路具有極高的精度，從而使該電路能應用于實(shí)際當中。其Z域傳輸函數為 由于開(kāi)關(guān)電流技術(shù)具有與標準數字CMOS工藝兼容的特點(diǎn)，整個(gè)電路均由MOS管構成，這一技術(shù)在以后的數�；旌�集成電路中將有廣闊的發(fā)展前景。 |
