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勇敢的芯伴你玩轉Altera FPGA連載43：基于仿真的第一個(gè)工程實(shí)例之Verilog語(yǔ)法檢查 特權同學(xué)，版權所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1i5LMUUD 
為了驗證一下設計輸入的代碼的基本語(yǔ)法是否正確，可以點(diǎn)擊“Flow à Compilation”下的“Analysis & Elaboration”按鈕，如圖6.8所示。
圖6.8 編譯源碼 語(yǔ)法檢查完成后，如圖6.9所示�！癆nalysis &Elaboration”按鈕前面打上了綠色的勾。
圖6.9 語(yǔ)法檢查成功 同時(shí)我們可以查看打印窗口的Processing里的信息，包括各種warning和Error。Error是不得不關(guān)注的，因為Error意味著(zhù)我們的代碼有語(yǔ)法錯誤，后續的編譯將無(wú)法繼續；而warning則不一定是致命的，但很多時(shí)候warning中暗藏玄機，很多潛在的問(wèn)題都可以從這些條目中尋找到蛛絲馬跡。當然了，也并不是說(shuō)一個(gè)設計編譯下來(lái)就不可以有warning，如果設計者確認這些warning符合我們的設計要求，那么可以忽略它。
圖6.10 語(yǔ)法檢查打印信息 |
